优化集成电路芯片的方法技术

在生产芯片之前，基于使用用于缩短关键时间敏感器件的栅长度、并调整其金属线宽度和邻近距离的光学邻近效应校正技术的方法，以分析的方式执行迭代定时分析。附加的掩模用作选择性的修整，以为所选预定晶体管形成缩短的栅长度或较宽的金属线，其影响所选器件的阈值电压和ＲＣ时间常数。标记形状标识构成关键定时路径中的器件的预定电路小组。每当需要时重复该分析方法，以缩短的设计栅长度和修改的ＲＣ时间常数改善电路的定时，直到达到制造极限。使用ＯＰＣ技术为所选关键器件制作掩模。

【技术实现步骤摘要】

本专利技术涉及半导体晶片处理，特别涉及芯片产量、性能以及定时的改进。更具体地，本专利技术涉及用于修改影响芯片的关键定时的选定器件、并开发用于以光学方式修整关键路径内的器件的栅长度(gatelength)的掩模的方法。
技术介绍
当由于第二元件(feature)邻近第一元件而出现对第一元件的不同印制时，需要进行光学邻近效应校正(OPC)。第二元件的邻近起到了改变第一元件的印制图像的作用。为了补偿其它元件的靠近带来的影响，按照邻近元件的线宽度和长度，特别是在栅的级别上，来对其进行调整。电路关键路径上的器件需要单独地或者作为小组而被加强，以便优化定时。对栅进行过度曝光或反应离子蚀刻修整不能满足加强单独器件或小组的需要，因为整个芯片或晶片都受到这些处理的影响。通过降低阈值电压来加强这些器件通常被视为微粒式的补救，其导致阈值电压阶跃函数具有经常太少而又太大的阶。此外，在大多数情况下，可能已经选择了降低阈值电压的补救方式，因此这表示选择已用尽。另外，降低的阈值电压将导致断电状态漏泄电流急剧增加。为选择性多晶硅修整(PT)而添加额外的掩模将仅考虑到一个阶，而不便于精细调整该设计。此外，作为已印制得三西格马短(three-sigma short)的部分将具有对测试中的器件的静态电源电流或静态电流(Iddq)有实质性贡献的非关键器件。图1示出了所测量的静态电流(Iddq)数据与环形振荡器速度的关系图。如在象限A中所示，Iddq越高，环形振荡器速度越快。象限C示出了相对立的结果Iddq越低，环形振荡器速度越慢。为了获得更高的性能和更快的集成电路芯片速度，一般给栅以较高的平版印刷剂量，使其能够在功率通量方面以较短的栅长度(gatelength)印制。栅长度通常被称为L-poly。为了获得短的栅长度或短L-poly，以不隔离方式增加平版印刷剂量，使得所有栅长度变短，并对所有芯片同时产生更快的速度。然而，在这种情况下，有效或接通(ON)电流相对于较短的栅长度线性增加，而无效或断开(OFF)电流按指数增加。此外，芯片的切换速度继续增加。这些效应可能导致芯片超出其热冷却能力的操作环境。图2示意性地示出了满足关于环形振荡器和静态电流结合的各种规范的单元。在每条水平线以下且每条垂直线的左侧，是满足预定规范的单元。太慢或具有太多漏泄电流的单元是水平线之上和/或垂直线右侧的那些单元。这些器件具有高得无法接受的静态电流，并且可能代表产量中的大部分。静态电流越高，器件就越有可能超出其热冷却能力。在2002年3月20日授予Yamashita的、题为“METHOD FORDESIGNING LSI CIRCUIT PATTERN”的美国专利第6,205,570号中，通过估计芯片面积和实现所期望的功能所需要的栅的数量，并确定每个栅适当的互连长度，来设计连接LSI芯片上的栅的LSI电路图案。根据这些估计来设计布线图案。重要的是，Yamashita讲述了一种用于导出栅之间的互连线(例如第一个栅与第二个栅之间的BEOL金属化互连)的长度的方法。Yamashita并没有给出对栅内单独的栅长度的缩减。因此，除了增加平版印刷剂量(其将所有栅印制得较短，并呈现高静态电流(Iddq))之外，本领域需要提供一种用于仅将选定电路和单独的栅印制得较短的技术，以使静态电流保持在可接受的水平。在本专利技术中，使用光学邻近效应校正作为设计集成电路的方法，并且为了性能提高的原因而有意地修改指定器件的栅长度，或者为了RC缩减的目的而有意地修改金属化线的线宽度，或者两者都修改。这是在对光学邻近效应的传统校正之外进行的。
技术实现思路
考虑到现有技术中的上述问题和不足，本专利技术的目的在于提供一种用于改进集成电路产量、性能以及定时的技术。本专利技术的另一个目的在于提供一种用于改善集成电路芯片设计的切换时间的分析法。本专利技术的另一个目的在于使用通常被给以较高的平板印刷剂量、并在功率通量方面具有较短的栅长度的栅，来提供更高的性能和更快的集成电路芯片速度。本专利技术的另一个目的在于提供一种用于在集成电路芯片中仅将选定电路印制得较短的方法，使得静态电流保持在可接受的水平。本专利技术的其它目的和优点一部分将是显而易见的，一部分将从说明书中清楚地得出。本专利技术实现了上述及对本领域技术人员将显而易见的其它目的，本专利技术旨在提供一种用于，包括识别集成电路芯片的关键定时路径中的对定时敏感的器件；以及产生掩模以缩短每个对定时敏感的器件的栅长度而不缩短不在该关键定时路径中的器件的栅长度。该方法使用光学邻近效应校正(OPC)技术来产生掩模。以分析的方式设计的PT掩模，以仅缩短对定时敏感的电路的每一个栅长度，而不缩短不在关键定时路径中的器件的栅长度。另外，可以以分析的方式确定集成电路芯片中的对定时敏感的器件；可以以分析的方式施加标记形状以标识和定位对定时敏感的器件；并且可以将所分配的缩短的栅长度施加到每个对定时敏感的器件。该方法还可以包括以下步骤为包括对定时敏感的器件的集成电路芯片产生一组定时规则；比较这一组定时规则与预定产品要求；如果这一组定时规则不满足产品要求，则将对定时敏感的器件的每个栅长度缩短一增量；以及重复比较定时规则与产品要求的步骤以及缩短栅长度的步骤，直到满足产品要求。此外，当满足产品要求时，可以获取包括对定时敏感的器件的栅长度的优化数据；并根据优化数据产生掩模。然后，可以在获得设计优化之前比较这一组定时规则与制造极限，并在达到或超过制造极限时，根据与优化数据相比较不优化的数据产生掩模。产生掩模以缩短每个对定时敏感的器件的栅长度的步骤可以包括降低每个对定时敏感的器件的阈值电压。第二方面，本专利技术旨在提供一种用于，包括识别集成电路芯片的关键定时路径中的对定时敏感的器件；以及产生掩模以修改对定时敏感的器件的RC时间常数而不修改不在关键定时路径中的器件的RC时间常数。这一方法可以包括以分析的方式确定集成电路芯片中的对定时敏感的器件；以分析的方式施加标记形状以标识和定位对定时敏感的器件；以及调整每个对定时敏感的器件的金属线宽度和邻近距离，以修改RC时间常数的电阻和电容分量。第三方面，本专利技术旨在提供一种用于，包括以分析的方式确定集成电路芯片中的对定时敏感的器件；以分析的方式施加标记形状以定位和标识对定时敏感的器件；给每个对定时敏感的器件分配栅长度；为包括对定时敏感的器件的集成电路芯片产生一组定时规则；比较这一组定时规则与产品要求；如果第一组定时规则不满足产品要求，则将每个对定时敏感的器件的栅长度缩短一增量；进一步重复比较定时规则与产品要求的步骤以及缩短栅长度的步骤，直到满足产品要求；当满足产品要求时，获取优化数据；以及根据优化数据，使用光学邻近效应校正技术来产生掩模。该方法还包括产生掩模以修改对定时敏感的器件的RC时间常数，而不修改不在关键定时路径中的器件的RC时间常数。附图说明所附权利要求中具体阐明了本专利技术确信具有新颖性的特征以及作为本专利技术的特征的元素。附图只是为了说明的目的，而不是按比例绘制的。然而，通过参考下文中结合附图给出的详细描述，可以在组织和操作方法两方面最佳地理解本专利技术本身，附图中 图1示出了所测量的静态电流(Iddq)数据与环形振荡器速度的关系图。图2示意性地示出了满足关于作为静态电流的函数的各种环形振荡器速本文档来自技高网...

【技术保护点】
一种用于优化集成电路芯片的方法，包括：识别所述集成电路芯片的关键定时路径中的对定时敏感的器件；以及产生掩模以缩短每个所述对定时敏感的器件的栅长度而不缩短不在该关键定时路径中的器件的栅长度。

【技术特征摘要】
US 2005-11-8 11/164,0441.一种用于优化集成电路芯片的方法，包括识别所述集成电路芯片的关键定时路径中的对定时敏感的器件；以及产生掩模以缩短每个所述对定时敏感的器件的栅长度而不缩短不在该关键定时路径中的器件的栅长度。2.根据权利要求1的方法，其中包括使用光学邻近效应校正(OPC)技术来产生所述掩模。3.根据权利要求1的方法，其中包括使用以分析的方式设计的PT掩模来仅缩短所述对定时敏感的电路的每一个所述栅长度，而不缩短不在关键定时路径中的器件的栅长度。4.根据权利要求1的方法，其中包括以分析的方式确定所述集成电路芯片中的所述对定时敏感的器件；以分析的方式施加标记形状以标识和定位所述对定时敏感的器件；以及将缩短的栅长度分配给每个所述对定时敏感的器件。5.根据权利要求1的方法，其中包括为包括所述对定时敏感的器件的所述集成电路芯片产生一组定时规则；比较所述一组定时规则与预定产品要求；如果所述一组定时规则不满足所述产品要求，则将所述对定时敏感的器件的每个所述栅长度缩短一增量；以及重复比较定时规则与产品要求的步骤以及缩短所述栅长度的步骤，直到满足所述产品要求。6.根据权利要求5的方法，其中包括当满足所述产品要求时，获取包括所述对定时敏感的器件的栅长度的优化数据；以及根据所述优化数据产生所述掩模。7.根据权利要求6的方法，其中还包括在获得设计优化之前比较所述一组定时规则与制造极限，并在达到或超过所述制造极限时，根据与所述优化数据相比较不优化的数据产生所述掩模。8.根据权利要求5的方法，其中，所述产生定时规则的步骤包括输入单独的定时软件分析工具对具有已缩短的栅长度的所述对定时敏感的器件的定时建模的结果。9.根据权利要求1的方法，其中，所述产生所述掩模以缩短每个所述对定时敏感的器件的所述栅长度的步骤包括降低每个所述对定时敏感的器件的阈值电压。10.一种用于优化集成电路芯片的方法，包括识别所述集成电路芯片的关键定时路径中的对定时敏感的器件；以及产生掩模以修改所述对定时敏感的器件的RC时间常数而不修改不在所述关键定时路径中的器件的RC时间常数。11.根据权利要求10的方法，其中包括使用光学邻近效应校正(OPC)技术来产生所述掩模。12.根据权利要求10的方法，其中包括使用以分析的方式设计的PT掩模...

【专利技术属性】
技术研发人员：詹姆斯A卡尔普，拉斯W列布曼，拉杰夫马里科，K保罗穆勒，舍里施纳拉丝穆哈，史蒂芬L伦扬，帕特里克M威廉姆斯，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]