多晶硅/体硅ESD结构保护的垂直双扩散金属氧化物半导体功率器件制造技术

多晶硅／体硅ＥＳＤ结构保护的垂直双扩散金属氧化物半导体功率器件，属于半导体功率器件技术领域。本发明专利技术在常规ＶＤＭＯＳ中引入了ｐｎ结形成的二极管来耐压和泄放ＥＳＤ电流。所述ｐｎ结由栅／源引出端之间的多晶硅掺杂和体硅掺杂区形成。本发明专利技术通过多晶硅／体硅ＥＳＤ保护结构来承受ＥＳＤ加在氧化层上的电压，泄放ＥＳＤ引起的电流，避免器件氧化层介质击穿和器件来流熔化、二次击穿，从而大大提高了器件抗ＥＳＤ能力。采用本发明专利技术还可以制作更多的具有高可靠性及更易操作性的抗ＥＳＤ功率器件。

【技术实现步骤摘要】

多晶硅/体硅ESD结构保护的垂直双扩散金属氧化物半导体功率器件，属于半导体功率器件

技术介绍
垂直双扩散金属氧化物半导体(VDMOS)功率器件是功率电子的重要基础，作为功率开关，VDMOS以其耐高压、低导通电阻等特性常用于功率集成电路和功率集成系统中。VDMOS是武器装备体系不可或缺的部分，它为电子设备提供所需形式的电源和电机设备提供驱动，几乎一切电子设备和电机设备都需用到功率VDMOS器件。随着VDMOS器件抗辐照能力的增强，它还被更广泛地应用于航空航天和核环境中。图1是常规VDMOS器件结构示意图。其中，1是器件的漏极，2是n+(或p+)衬底区，3是n-(或p-)外延层，4是p(或n)区，5是n+(或p+)区，6是p+(或n+)区，7是二氧化硅层，8是多晶硅层，9是源极，10是栅极。静电放电(ESD)是直接接触或静电场感应引起的两个不同静电势的物体之间静电荷的传输。ESD可包含几百毫微焦耳能量，并产生约3000V电压，它可以损坏几乎绝大部分半导体器件和半导体集成电路。VDMOS器件在制造和应用环境中，由于高能的离子注入、人体静电、高分子材料的广泛采用、机器放电、带电器件和电磁干扰等等都会带来ESD的问题。ESD对VDMOS器件会造成以下的损坏由于ESD而加在氧化层上的电压导致栅氧或者场氧介质击穿、氧化层电荷及硅/二氧化硅的界面电荷增加；由于ESD引起的电流导致器件来流熔化、二次击穿等。有的损坏直接导致器件的失效，有的会在VDMOS器件中产生潜藏的缺陷，它们并不立即失效但会引起断续的故障以及长期可靠性的潜在损伤等问题。这些都对VDMOS器件的可靠性和环境适应性产生了很不利的影响。国内外对ESD损伤的防护手段分为两个方面一方面是外部因素，即改善器件和电路的生产、工作、存储环境和规范；另一方面是内部因素，即提高片内ESD保护电路的性能，这方面也是目前提高集成电路抗ESD性能的主要手段。迄今国内外用于VDMOS器件的ESD保护结构都采用常规MOS器件或者CMOS集成电路的部分结构形式，在提高常规MOS器件和CMOS集成电路的抗ESD能力方面，研究者们提出了各种各样的措施。文献罗宏伟，恩云飞等，多指条nMOSFET抗ESD设计技术，电路与系统学报，2004，12，所研究的利用多指条nMOSFET进行抗ESD设计是提高当前CMOS集成电路抗ESD能力的一个重要手段。图2是一个典型的n型MOSFET及其寄生的横向npn晶体管示意图。图3是在ESD作用下栅极接地nMOSFET的典型电流-电压特性曲线，其中14处的电压和电流分别为开启电压和开启电流，15处的电压为维持电压，16处的电压和电流分别为二次击穿电压和二次击穿电流。当ESD电压超过寄生npn管的开启电压后，nMOSFET进入负微分电阻区，电压保持在维持电压，同时为ESD电流提供泄放回路，如果ESD电流超过了晶体管的二次击穿电流，晶体管就会被击穿烧毁。因此为了得到良好的抗ESD能力，就要降低开启电压和增加二次击穿电流，增加二次击穿电流最常用的方法是增加保护管的面积即采用多指条晶体管，其结构就相当于多个单指条的nMOSFET并联在一起。当ESD应力作用于多指条nMOSFET时，首先多指条nMOSFET中的任意一根指条触发导通，进入负微分电阻区，开始泄放ESD大电流，电压缓慢回升。设计单指条二次击穿电压大于其开启电压，则在已触发的指条进入二次击穿之前，ESD应力引起的电压将再次超过nMOSFET的开启电压，第二根指条被触发，与第一根指条一起泄放ESD大电流，这样进行下去，直至整个nMOSFE导通。多指条nMOSFET内部有多根指条一起泄放ESD电流，因而其抗ESD能力大大增强。但多指条nMOSFET是针对横向MOS器件设计的，不能直接应用于VDMOS，而且采用该方法设计的器件占用的面积较大，工艺可操作性和可控性不强，成本也较高。
技术实现思路
本专利技术的目的在于提供多晶硅/体硅ESD结构保护的垂直双扩散金属氧化物半导体功率器件，它在常规VDMOS中引入了pn结形成的二极管来耐压和泄放ESD电流，从而形成ESD保护结构，与常规VDMOS器件相比，具有抗ESD能力大大提高的特点，而且器件工艺可操作性和可控性较强，制作成本也不高。本专利技术技术方案如下多晶硅/体硅ESD结构保护的垂直双扩散金属氧化物半导体功率器件，如图4所示，其特征是在常规VDMOS的基础上，利用了栅/源引出端之间的多晶硅掺杂和体硅掺杂区的pn结形成的二极管作为ESD保护结构。需要说明的是(1)多晶硅/体硅ESD结构保护的垂直双扩散金属氧化物半导体功率器件，如图4所示，多晶硅层8部分进入p(或n)衬底区4，利用栅/源引出端之间的多晶硅掺杂和体硅掺杂区的pn结形成的二极管作为ESD保护结构。(2)多晶硅/体硅ESD结构保护的垂直双扩散金属氧化物半导体功率器件，ESD保护结构在栅引出端和源引出端之间制作。本专利技术的工作原理本专利技术提供的多晶硅/体硅ESD结构保护的垂直双扩散金属氧化物半导体功率器件，可以克服常规VDMOS器件抗ESD能力不够好的缺点，获得较好的抗ESD能力，而且器件工艺可操作性和可控性较强，制作成本也不高。下面具体说明本专利技术的工作原理。ESD发生在常规VDMOS中时，可能引起常规VDMOS过压场致失效和过流热致失效。ESD发生在常规VDMOS器件中时，可能在氧化层上施加一定的电压，在所加电压下，电子被注入氧化层，在氧化层中发生碰撞电离产生俘获空穴。俘获空穴是空间电荷，这势必会影响氧化层中的电场，俘获空穴的表面电荷密度正比于氧化层中两电极电场之差，当俘获空穴的表面电荷密度增大到一定层度，使电极上的电场之差超过介质击穿电压，则氧化层发生介质击穿；ESD发生在常规VDMOS器件中时，可能在器件中引起电流流过结，在结中的功率耗散使温度升高至硅区熔化，当硅熔化时，它的电阻降低30倍，这引起更多的电流流过熔化区，进一步加热熔化区，导致热飞逸，产生二次击穿，同时掺杂原子沿着熔化路线再分布，晶格损伤引起电场和漏电流，在最严重的情况，结短路发生。而对于本专利技术提供的多晶硅/体硅ESD结构保护的VDMOS器件，当发生ESD时，加在氧化层上的电压可以由栅/源引出端之间的多晶硅掺杂和体硅掺杂区的pn结形成的二极管承受，因此，器件氧化层不会发生介质击穿；当器件内产生较大电流时，电流可以通过引入的pn结形成的二极管释放，不会引起器件过流熔化或二次击穿。从而多晶硅/体硅ESD结构保护的VDMOS器件能有效地防止ESD带来的损伤，使器件免于失效。综上所述，本专利技术提供的多晶硅/体硅ESD结构保护的垂直双扩散金属氧化物半导体功率器件，通过在传统VDMOS内引入pn结形成的二极管作为ESD保护结构，以承受ESD加在氧化层上的电压，泄放ESD引起的电流来提高器件的抗ESD能力。采用本专利技术还可以制作更多的具有高可靠性及更易操作性的抗ESD功率器件。附图说明图1是常规VDMOS器件结构示意图其中，1是器件的漏极，2是n+(或p+)衬底区，3是n-(或p-)外延层，4是p(或n)区，5是n+(或p+)区，6是p+(或n+)区，7是二氧化硅层，8是多晶硅层，9是源极，10是栅极。图2是一个典型的n型MOSFET及其寄生的横向本文档来自技高网...

【技术保护点】
多晶硅／体硅ＥＳＤ结构保护的垂直双扩散金属氧化物半导体功率器件，如图４所示，包括漏极１，ｎ＋（或ｐ＋）衬底区２，ｎ－（或ｐ－）外延层３，ｐ（或ｎ）区４，ｎ＋（或ｐ＋）区５，ｐ＋（或ｎ＋）区６，二氧化硅层７，掺ｎ（或ｐ）的多晶硅层８，源极９，栅极１０。其特征是其掺ｎ（或ｐ）的多晶硅层８部分进入衬底区，利用栅／源引出端之间的多晶硅掺杂和体硅掺杂区的ｐｎ结形成的二极管作为器件的ＥＳＤ保护结构。

【技术特征摘要】
1.多晶硅/体硅ESD结构保护的垂直双扩散金属氧化物半导体功率器件，如图4所示，包括漏极1，n+(或p+)衬底区2，n-(或p-)外延层3，p(或n)区4，n+(或p+)区5，p+(或n+)区6，二氧化硅层7，掺n(或p)的多晶硅层8，源极9，栅极10。其特征是其掺n(或p)的多晶硅层8部分进入衬底区，利用栅/源引出端之间的多晶硅掺杂和体硅掺杂区的pn结形成的二极...

【专利技术属性】
技术研发人员：李泽宏，易黎，张磊，
申请(专利权)人：四川绵阳信益科技有限公司，
类型：发明
国别省市：51[中国|四川]