包括横向晶闸管和俘获层的硅绝缘体读写非易失性存储器制造技术

本文公开的是一种改进的基于晶闸管的存储单元。在一个实施例中，使用硅绝缘体（ＳＯＩ）技术将该单元形成在浮动衬底中。该单元优选包括完全形成在浮动衬底中的横向晶闸管，该晶闸管由第二字线选通。晶闸管的阴极还包括存取晶体管的源极，其漏极连接到器件的位线，该晶体管由第一字线选通。俘获层构建到浮动衬底中，并在写入单元时，加脉冲，对于逻辑状态“１”使空穴俘获在俘获层上，而对于逻辑状态“０”使电子俘获在俘获层上。在俘获层上俘获电荷对存储的数据状态增加了额外容限，防止它们降级并使单元成非易失性。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及集成电路的存储单元设计。
技术介绍
在所属领域中存在许多不同类型的存储单元设计，各有其自己的优点和缺点。例如，动态随机存取存储器(DRAM)单元包括一个电容器和一个存取晶体管。这种单元设计有利之处在于它可以做得非常密集。但是，DRAM单元是易失性的，也就是说，在从器件上去电后，这些单元会丢失它们所存储的数据。此外，DRAM单元，即使在有电时，也必须定期刷新，以保持它们的数据状态。静态随机存取存储器(SRAM)单元的有利之处在于它可以非常快地存取。但是，SRAM单元要提取较大量的电流，且不是很密集，因为它们通常在单个单元的设计中要有4或6个晶体管。此外，这些单元，和DRAM单元一样，也是易失性的。电可擦除可编程只读存储器(EEPROM)单元，例如闪存单元，是非易失性的、相当密集且读出快。但是，这些单元要花时间写入和擦除，且在一定数量的写入/擦除周期后易于磨损。因此，本领域继续在寻找一种存储单元设计，它既有上述单元的优点，又没有它们的负面效果。在这方面，硅(或半导体)绝缘体(SOI)技术提供了令人感兴趣的备选方案。例如，在S.Okhonin等人的“A SOICapacitor-less IT-DRAM Concept”(2001 IEEE国际SOI会议，0-7803-6739-1/01(2001年10月1日))和P.Fazan等人的“Capacitor-less IT-DRAM Concept”(2002 IEEE国际SOI会议，pg.10-13，0-7803-7439-b/02(2002年10月2日))中，这两篇文章的内容通过引用全部结合在本文中，都建议使用单个晶体管来制造DRAM单元。存储单元的状态由浮体电位和关联的SOI晶体管电导来定义。通过在存储器晶体管的浮体中结合过量的空穴(正电荷)或过量的电子(负电荷)，体电位以及逻辑“1”和“0”存储器状态，即可被改变。但是，这种单元是易失性的，而且会有可靠性和滞后问题，这些问题最终会影响单元性能和存储器状态保持。而且，和典型的DRAM单元一样，它需要刷新。本专利技术人在美国公布的专利申请US2004/0041206(序列号10/425,483，2003年4月29日提交)和2004/0041208(序列号10/232,846，2002年8月30日提交)中也提出了非易失性型的一个晶体管SOI浮体RAM单元，这两份专利的内容通过引用全部结合在本文中。在这些申请中，将电荷俘获层加到存取晶体管的下面，以提供一种材料，在其上可存储电荷。因此改进的一个晶体管单元是非易失性的，且还享有改进的可伸缩性、可靠性和性能。本专利技术人在2003年7月2日提交的美国专利申请No.10/612,793中公开了另一种一个晶体管单元方法，其内容通过引用全部结合在本文中。在此方法中，将p-i-n二极管附连到晶体管的源/漏区之一，且单元的逻辑电平存储在本征区，它实质上起电介质作用。p-i-n二极管可以单独选通，与存取晶体管的选通无关，并实质上起到负微分电阻(NDR)器件的作用。但是，这种单元设计是易失性的，并要求刷新，因此限制了其实用性。在所属领域已提出了使用晶闸管的其它NDR方法。例如，在Farid Nemati等人的“A Novel High-Density，Low Voltage SRAM Cellwith a Vertical NDR Device”(1998 Symp.on VLSI Tech.Digest ofTechnical Papers，§7.3，pg.66-67(1998))和Farid Nemati等人的“ANovel Thyristor-Based SRAM Cell(T-RAM)for High Speed，Low-Voltage，Giga-Scale Memories”(IEDM，11.5.1，pg.283-286(1999))(Nemati参考文献)中，这两篇文章的内容通过引用全部结合在本文中，建议将负微分电阻(NDR)纵向晶闸管(p-n-p-n器件)与存取晶体管结合使用，得到的单元设计在性能上类似于SRAM单元。晶闸管在写操作期间被选通，以改进导通和断开速度。这种单元在性能上像SRAM，但在密度上像DRAM。但该单元也是易失性的，并要求刷新。在美国公布的专利申请2004/0041212(序列号10/232,855，2002年8月30日提交)(‘212申请)中公开的另一晶闸管方法中，其内容通过引用全部结合在本文中，在一个晶体管单元中使用了选通晶闸管。晶闸管连接到存取晶体管的外延上升源极，并层叠在存取晶体管上，使用的是金属引发横向结晶技术。因此，在这种基于晶闸管的方法中，晶闸管不是全部形成在衬底中，在某种意义上，其性质为部分横向和部分纵向。但是，通过将部分晶闸管横向形成在存取晶体管上，就可制造具有更快性能的密集单元。但是这种单元制造起来也相对复杂，而且又是易失性的并要求刷新。图1示出了以上引述的基于晶闸管的方法(例如Nemati参考文献和‘212申请)的示范示意图。该单元包括N沟道存取晶体管118，其n+漏极121连接到位线(BL)112，并受第一字线(WL1)114控制。存取晶体管118串联到晶闸管120，该晶闸管由于其p-n-p-n结构，被画成两个串联的二极管。存取晶体管118的n+源极123包括晶闸管120的一端(阴极)，并包括该单元的存储节点，在此存储逻辑状态“0”或“1”，这在以后解释。晶闸管120被第二字线(WL2)116选通，这改进了单元的开关速度。晶闸管120的另一端(阳极)，p+区125，连接到基准电压(Vref)，基准电压设置在器件的工作电压(Vcc大约为2.0到2.5伏)和地(0伏)之间，并可以是1.0伏左右。图2示出用于写和读图1单元的条件。当向单元写入逻辑“1”状态时，两个字线114和116都接通，位线112仍为低。存储(阴极)节点123取位线电位(低)，而晶闸管120的p+区(阳极)125保持在基准电压(Vref)。这就正向偏置晶闸管120，使它超过其转折电压(见图3)，因而进入高导电状态。结果，存储节点123的电位被升到接近Vref，且晶闸管中的结饱和。随后，当第一字线114被断开时，电荷停留在存储节点123上，相当于升高的电位，这代表逻辑“1”状态。然后，通过选通第一字线114，并感测位线112上电位的升高，就可读出该电荷。写入逻辑状态“0”就意味着从存储节点123上去除由于较早饱和而引起的所有正电荷。为了写入逻辑“0”，如图2所示，第一位线112被升高，且很短时间以后第一字线114被升高。然后，第二字线116被选通，这显著增强了对以前存储的任何过量正载流子的去除。在第一字线114被断开后，位线112在短时期内保持高，这确保通过强导通晶体管118而通过位线112去除这些正载流子。由于在逻辑“0”状态时没有电荷存储在存储节点123上，因此没有电荷会流到位线112，这时通过在第一字线114上选通就读出“0”。因此，浮动位线112上的电位保持不变，如图2所示。待机时，此时单元既不读出也不写入，逻辑“0”和“1”数据状态反映在晶闸管120的I-V曲线中，如图3所示。但这些数据状态不是十分稳定。如前所述，当逻辑“1”被本文档来自技高网...

【技术保护点】
一种存储单元，包括：　　　　衬底；　　　　晶闸管，置于所述衬底中；　　　　存取晶体管，串联到所述晶闸管；以及　　　　俘获层，置于所述衬底中，用于存储电荷以影响所述存储单元的导电性。

【技术特征摘要】
【国外来华专利技术】US 2004-5-6 10/840,7921.一种存储单元，包括衬底；晶闸管，置于所述衬底中；存取晶体管，串联到所述晶闸管；以及俘获层，置于所述衬底中，用于存储电荷以影响所述存储单元的导电性。2.如权利要求1所述的存储单元，其中影响所述存储单元的导电性包括影响所述晶闸管和所述存取晶体管的导电性。3.如权利要求1所述的存储单元，其中所述晶闸管包括完全置于所述衬底中的横向晶闸管。4.如权利要求1所述的存储单元，其中所述存取晶体管通过为二者共用的掺杂区连接到所述晶闸管。5.如权利要求1所述的存储单元，其中所述俘获层包括电介质。6.如权利要求5所述的存储单元，其中所述电介质选自包括氮氧化硅、氮化硅、富硅氮化物、富硅氧化物或氧化铝的组。7.如权利要求1所述的存储单元，其中所述晶闸管的阳极连接到基准电压。8.如权利要求7所述的存储单元，其中所述基准电压在所述存储单元的工作电压和地之间。9.如权利要求1所述的存储单元，还包括晶闸管栅极。10.如权利要求1所述的存储单元，其中所述晶闸管栅极由电介质与所述晶闸管分隔开。11.如权利要求1所述的存储单元，其中所述衬底是浮动的。12.如权利要求1所述的存储单元，其中所述衬底被绝缘体包围。13.如权利要求1所述的存储单元，其中所述存储单元是非易失性的。14.一种存储单元，包括衬底；晶闸管，置于所述衬底中；存取晶体管，串联到所述晶闸管；以及构件，置于所述衬底中，用于存储电荷以影响所述存储单元的导电性。15.如权利要求14所述的存储单元，其中影响所述存储单元的导电性包括影响所述晶闸管和所述存取晶体管的导电性。16.如权利要求14所述的存储单元，其中所述晶闸管包括完全置于所述衬底中的横向晶闸管。17.如权利要求14所述的存储单元，其中所述存取晶体管通过为二者共用的掺杂区连接到所述晶闸管。18.如权利要求14所述的存储单元，其中所述晶闸管的阳极连接到基准电压。19.如权利要求14所述的存储单元，还包括晶闸管栅极。20.如权利要求14所述的存储单元，其中所述衬底是浮动的。21.如权利要求14所述的存储单元，其中所述存储单元是非易失性的。22.一种存储单元，包括衬底；晶闸管，置于所述衬底中；以及存取晶体管，串联到所述晶闸管，其中所述衬底是浮动的。23.如权利要求22所述的存储单元，其中所述晶闸管包括完全置于所述衬底中的横向晶闸管。24.如权利要求22所述的存储单元，其中所述存取晶体管通过为二者共用的掺杂区连接到所述晶闸管。25.如权利要求22所述的存储单元，还包括置于所述衬底中的俘获层，用以存储电荷以影响所述存储单元的导电性。26.如权利要求25所述的存储单元，其中影响所述存储单元的导电性包括影响所述晶闸管和所述存取晶体管的导电性。27.如权利要求22所述的存储单元，其中所述晶闸管的阳极连接到基准电压。28.如权利要求22所述的存储单元，还包括晶闸管栅极。29.如权利要求22所述的存储单元，其中所述存储单元是非易失性的。30.一种存储单元，包括衬底；横向晶闸管，完全置于所述衬底中；以及存取晶体管，串联到所述晶闸管。31.如权利要求30所述的存储单元，其中所述存取晶体管通过为二者共用的掺杂区连接到所述晶闸管。32.如权利要求30所述的存储单元，还包括置于所述衬底中的俘获层，用以存储电荷以影响所述存储单元的导电性。33.如权利要求32所述存储单元，其中影响所述存储单元的导电性包括影响所述晶闸管和所述存取晶体管的导电性。34.如权利要求30所述的存储单元，其中所述晶闸管的阳极连接到基准电压。35.如权利要求30所述的存储单元，还包括晶闸管栅极。36.如权利要求30所述的存储单元，其中所述衬底是浮动的。37.如权利要求30所述的存储单元，其中所述存储单元是非易失性的。38.一种存储单元，包括衬底；晶闸管，置于所述衬底中；以及存取晶体管，串联到所述晶闸管，其中所述存储单元是非易失性的，且在从所述存储单元去电时保持数据状态。39.如权利要求38所述的存储单元，其中所述存取晶体管通过为二者共用的掺杂区连接到所述晶闸管。40.如权利要求38所述的存储单元，还包括置于所述衬底中的俘获层，用以存储电荷以影响所述存储单元的导电性。41.如权利要求40所述的存储单元，其中影响所述存储单元的导电性包括影响所述晶闸管和所述存取晶体管的导电性。42.如权利要求38所述的存储单元，其中所述晶闸管的阳极连接到基准电压。43.如权利要求38所述的存储单元，还包括晶闸管栅极。44.如权利要求38所述的存储单元，其中所述衬底是浮动的。45.如权利要求38所述的存储单元，其中所述晶闸管包括完全置于所述衬底中的横向晶闸管。46.一种存储单元，包括隔离的浮动衬底；横向晶闸管，完全置于所述衬底中，其中所述横向晶闸管被选通；存取晶体管，形成在所述衬底中，并串联到所述晶闸管；以及俘获介电层，置于所述浮动衬底中。47.如权利要求46所述的存储单元，其中所述存储单元是非易失性的，且在从所述存储单元去电时保持数据状态。48.如权利要求46所述的存储单元，其中所述存取晶体管通过为二者共用的掺杂区连接到所述晶闸管。49.如权利要求46所述的存储单元，其中所述俘获层包括电介质。50.如权利要求49所述的存储单元，其中所述电介质选自包括氮氧化硅、氮化硅、富硅氮化物、富硅氧化物或氧化铝的组。51.如权利要求46所述的存储单元，其中所述晶闸管的阳极连接到基准电压。52.如权利要求51所述的存储单元，其中所述阳极连接到第二层金属。53.如权利要求51所述的存储单元，其中所述基准电压在所述存储单元的工作电压和地之间。54.如权利要求46所述的存储单元，其中所述存取晶体管和晶闸管都包括多晶硅栅极。55.如权利要求54所述的存储单元，其中所述栅极是重叠的。56.如权利要求46所述的存储单元，其中所述存取晶体管的漏极连接到在第一层金属中形成的位线。57.一种包括多个存储单元的集成电路，每个存储单元包括衬底；晶闸管，置于所述衬底中；存取晶体管，串联到所述晶闸管；以及俘获层，置于所述衬底中，用于存储电荷以影响所述存储单元的导电性。58.如权利要求57所述的集成电路，其中影响所述存储单元的导电性包括影响所述晶闸管和所述存取晶体管的导电性。59.如权利要求57所述的集成电路，其中所述晶闸管包括完全置于所述衬底中的横向晶闸管。60.如权利要求57所述的集成电路，其中所...

【专利技术属性】
技术研发人员：A巴塔查里亚，
申请(专利权)人：微米技术有限公司，
类型：发明
国别省市：US[美国]