非易失性半导体存储器件及其制造方法技术

一种非易失性半导体存储器件，包括半导体衬底；以矩阵状形成于半导体衬底上的多个半导体柱；在多个半导体柱之间、沿列方向以条带状形成于半导体衬底上的、作为字线的多个第一传导区域；分别形成于多个半导体柱的顶上的多个第二传导区域；沿行方向与多个第二传导区域相连接的多个位线；分别形成在第一和第二传导区域之间的多个半导体柱上的、与第一和第二传导区域相接触的多个沟道区域；在通过半导体衬底上方的第一绝缘膜连续形成的、在多个半导体柱之间沿列方向对着多个沟道区域的、并用作控制栅的多个第三传导区域；以及分别通过位于多个沟道区域上部的第二绝缘膜、在高于多个第三传导区域的位置上形成的多个电荷积累区域。

【技术实现步骤摘要】

本专利技术涉及使用具有电荷积累层和控制栅的存储晶体管的可电改写的非易失性半导体存储器件(EEPROM)及其制造方法。
技术介绍
众所周知，具有MOS晶体管结构的EEPROM的存储单元具有在栅部的电荷积累层和控制栅并使用隧道电流将电荷注入电荷积累层和将电荷从电荷积累层中释放。该存储单元存储因电荷积累层的电荷积累状态不同所导致的阈值电压的差，作为数据“0”和“1”。例如为了将电子注入至作为电荷积累层的浮栅中，源和漏扩散层以及衬底被接地以对控制栅施加高的正电压。此时，电子由隧道电流从衬底一侧注入至浮栅中。因为电子的注入，存储单元的阈值电压移向正电压方向。为了将浮栅中的电子释放，控制栅被接地以对源和漏扩散层或者衬底施加高的正电压。此时，电子由隧道电流从浮栅释放至衬底一侧。由于电子的释放，存储单元的阈值电压移向负电压方向。随着近来信息化社会的显著发展和数字化，在上述非易失性半导体器件的微型化和大容量化方面进步很快，但是由于微型化所带来的诸如短沟道效应和单元间串扰效应等问题，产品开发逐渐变得困难。短沟道效应是最严重的问题之一，它引起例如开关比的恶化，导致存储器性能显著降低。鉴于这些问题，为了通过微型化获得高密度同时抑制短沟道效应，提出了一种单元构造，其中垂直于衬底的柱状沟道由浮栅和控制栅包围(参照JP A 4-79369(公开))。但是，在上述专利文献的单元结构中，为了提高控制栅和浮栅之间的电容耦合，控制栅和浮栅从沟道看去是互相层叠的，在这样的阵列结构中，单元之间的距离优选与单元自身的尺寸相同，以充分提高单元的密度。然而当采用实际应用的尺寸，例如45nm或者更小的单元尺寸和单元间距时，目前很难在极窄的区域内产生所提出的结构。另外，在上述专利文献的提出的结构中，需要对单个单元使用共用的源和漏。但是，当采用此结构时，有要被读出的单元的等效电阻因其他电连接着的单元的信息(无论“0”或“1”)而变化，当某一实际数量(例如几百个或者几千个)的单元连接至一根字线时很难读出的问题。在此情况下，如果减少要连接至字线的单元数量，由例如外围电路所占据的区域会很大，使得不能增加单位面积的容量。
技术实现思路
如上所述，为了获得EEPROM的微型化和高容量化并有效抑制短沟道效应，存在诸如制造困难或者难以增加容量的问题。因此，期望在有效抑制短沟道效应的同时获得易于制造并能够增大容量的半导体非易失性存储器件。根据本专利技术的第一方面，提供了一种非易失性半导体存储器件，包含半导体衬底；以矩阵状形成于上述半导体衬底上的多个半导体柱；在上述多个半导体柱之间、沿列方向以条带状形成于上述半导体衬底上的、作为字线的多个第一传导区域；分别形成于上述多个半导体柱的顶上的多个第二传导区域；沿行方向与上述多个第二传导区域相连接的多个位线；分别形成在上述第一和第二传导区域之间的上述多个半导体柱上的、与上述第一和第二传导区域相接触的多个沟道区域；在通过上述半导体衬底上方的第一绝缘膜连续形成的、在上述多个半导体柱之间沿列方向对着上述多个沟道区域的、并用作控制栅的多个第三传导区域；以及分别通过位于上述多个沟道区域上部的第二绝缘膜、在高于上述多个第三传导区域的位置上形成的多个电荷积累区域。根据本专利技术的第二方面，提供了一种制造非易失性半导体存储器件的方法，包括以下步骤在半导体衬底上散布覆盖有绝缘膜的半导体微粒；在上述半导体衬底上生长与上述半导体衬底形成肖特基接触、并将上述半导体微粒嵌入在其中的传导层；有选择地挖掘上述半导体衬底的表面，形成沿平行于位线方向排列的多个半导体板，在上述多个半导体板之间的空间里嵌入第一绝缘膜；沿平行于与位线相交的字线方向设置多个平行凹槽，将上述半导体板加工成多个半导体柱；向上述多个平行凹槽的底部注入杂质以形成多个字线；通过第二绝缘膜在上述传导层下方的多个平行凹槽中形成控制栅线；在上述多个平行凹槽中嵌入第三绝缘膜以将其表面形成为平坦的表面；并且沿位线方向连接保留在上述多个半导体柱的顶端的上述传导层以在上述平坦表面上形成多个位线。附图说明图1为本专利技术的第一实施方式的非易失性半导体存储器件的平面示意图；图2为第一实施方式的非易失性半导体存储器沿图1中的II-II线的剖面图； 图3A至3C用于解释第一实施方式的工作原理的示意图，其中图3A是结构示意图，图3B和3C以能带图表示在所述结构中电流流动的难易度；图4为根据对本专利技术的第一实施方式的一种修改的非易失性半导体存储器的剖面示意图；图5A和5B用于解释第一实施方式中制造半导体存储器件工序的示意图，其中图5B为平面图，图5A为沿图5B的5A-5A线剖面图；图6A和6B为用于解释紧接图5A和5B的工序的示意图，其中图6B为平面视图，图6A为沿图6B的6A-6A线的剖面图；图7为用于解释紧接图6A和6B的工序的剖面图；图8A和8B为用于解释紧接图7的工序的示意图，其中图8B为平面视图，图8A为沿图8B的8A-8A线的剖面图；图9为用于解释紧接图8A和8B的工序的示意图；图10A和10B为用于解释紧接图9的工序的示意图，其中图10B为平面视图，图10A为沿图10B的10A-10A线的剖面图；图11A和11B用于解释紧接图10A和10B的工序的示意图，其中图11B为平面视图，图11A为沿图11B的11A-11A线的剖面图；图12为本专利技术的第二实施方式的非易失性半导体存储器件的剖面示意图；图13是关于第三实施方式的原理结构示意图，其中本专利技术的半导体存储器件形成为多层次。具体实施例方式本专利技术的实施方式中的非易失性半导体存储器件采用了柱状沟道，因此即使获得了微型化和高容量化，被缩放的不是沟道长度而是沟道截面积。这意味着对短沟道效应的抗耐性随着进一步微型化而更加提高，这样可以根本解决在高密度和短沟道效应之间的折中。浮栅和控制栅从沟道角度看成平行排列，使得制造远比其层叠时容易。另外，由于读动作不是通过晶体管结构的表面沟道电阻进行，而是通过二极管的电阻变化进行的，即使大量单元连接至同一字线也不会难以读出。如上所述，根据本专利技术的实施方式，可以获得易于制造且可以在有效抑制短沟道效应的同时提高容量的半导体非易失性存储器件。下面结合附图说明根据本专利技术的实施方式。请注意本实施方式并不限定本专利技术。在随后的实施方式中，p型半导体器件可以替代为n型半导体，n型半导体器件可以替代为p型半导体。第一实施方式在第一实施方式中，使用p型硅衬底作为半导体衬底。如图1所示，在p型硅衬底1上形成由栅格状凹槽分开的多个柱状硅层(半导体柱)2(2a～2c)并作为沟道区域。另外，在作为漏极的金属层(第二传导区域)3(3a～3c)上形成接触层4(4a～4c)并被连接至位线9(9a～9e)。位线9被连接至多个位单元列，并在阵列的两端与位线接触10(10a～10e)相连接。金属层3和沟道区域2形成为肖特基接触，因此金属层3使用诸如NiSi或CoSi的所谓中间能隙金属(midgap metal)(当接触沟道区域时，金属的费米势在形成沟道区域的半导体能带中间附近)。作为公共源极的第一n+型杂质区域(第一传导区域)6(6a～6f)形成于柱状硅层2的底面上。该区域与连接至相同字线6的单元电连接，进而分别与各字线的独立的字线接触7(7a～7f)相连接。另外，由n+型硅或本文档来自技高网...

【技术保护点】
非易失性半导体存储器件，包括：半导体衬底；以矩阵状形成于上述半导体衬底上的多个半导体柱；在上述多个半导体柱之间、沿列方向以条带状形成于上述半导体衬底上的、作为字线的多个第一传导区域；分别形成于上述多个半导体柱 的顶上的多个第二传导区域；沿行方向与上述多个第二传导区域相连接的多个位线；分别形成在上述第一和第二传导区域之间的上述多个半导体柱上的、与上述第一和第二传导区域相接触的多个沟道区域；在通过上述半导体衬底上方的第一绝缘膜 连续形成的、在上述多个半导体柱之间沿列方向对着上述多个沟道区域的、并用作控制栅的多个第三传导区域；以及分别通过位于上述多个沟道区域上部的第二绝缘膜、在高于上述多个第三传导区域的位置上形成的多个电荷积累区域。

【技术特征摘要】
JP 2006-2-1 2006-0248841.非易失性半导体存储器件，包括半导体衬底；以矩阵状形成于上述半导体衬底上的多个半导体柱；在上述多个半导体柱之间、沿列方向以条带状形成于上述半导体衬底上的、作为字线的多个第一传导区域；分别形成于上述多个半导体柱的顶上的多个第二传导区域；沿行方向与上述多个第二传导区域相连接的多个位线；分别形成在上述第一和第二传导区域之间的上述多个半导体柱上的、与上述第一和第二传导区域相接触的多个沟道区域；在通过上述半导体衬底上方的第一绝缘膜连续形成的、在上述多个半导体柱之间沿列方向对着上述多个沟道区域的、并用作控制栅的多个第三传导区域；以及分别通过位于上述多个沟道区域上部的第二绝缘膜、在高于上述多个第三传导区域的位置上形成的多个电荷积累区域。2.根据权利要求1的器件，其中，上述多个第二传导区域由金属形成，并在上述多个第二传导区域和上述多个沟道区域之间形成肖特基二极管。3.根据权利要求1的器件，其中，上述多个电荷积累区域包括形成为由上述多个沟道区域中的绝缘体包围着的第四传导区。4.根据权利要求3的器件，其中，上述第四传导区域由金属或添加了杂质的半导体构成。5.根据权利要求1的器件，其中，上述多个沟道区域由硅制成，上述多个第二传导区域由CoSi或NiSi构成。6.根据权利要求1的器件，其中，上述多个第二传导区域和上述多个沟道区域由p型硅制成；并由在上述多个第二传导区域和上述多个沟道区域之间形成的i型硅层和n型硅层形成了pin二极管。7.根据权利要求6的器件，其中，上述多个电荷积累区包括绝缘地形成在上述半导体柱中、且具有至少绝缘地形成于上述i型硅层中的部分的第四传导区域。8.根据权利要求7的器件，其中，上述第四传导区域由金属或者添加了杂质的半导体构成。9.根据权利要求1的器件，其中，其中上述多个第二传导区域和上述多个沟道区域由p型硅制成；在上述多个第二传导区域和上述多个沟道区域之间形成了n型硅层，从而...

【专利技术属性】
技术研发人员：木下敦宽，白田理一郎，渡边浩志，室冈贤一，古贺淳二，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]