具有三维层叠结构的半导体器件的制造方法技术

本发明专利技术提供一种在具有三维层叠结构的半导体器件中，使用埋入布线容易地实现所层叠的半导体电路层间的层叠方向上的电气连接的半导体器件的制造方法。在第１半导体电路层（１ａ）的半导体基板（１１）表面形成用绝缘膜（１４）覆盖内壁面的沟槽（１３），向沟槽（１３）内部充填导电材料，形成导电插头（１５）。然后在基板（１１）表面或内部形成所要的半导体元件，使其不与沟槽（１３）重叠，在其上隔着层间绝缘膜（１９）形成多层布线结构（３０）后，在多层布线结构（３０）表面形成与插头（１５）电气连接的凸点电极（３７）。而且，利用电极（３７）将基板（１１）固定于支持基板（４０）后从基板（１１）的背面一侧起选择性地除去基板（１１），使绝缘膜（１４）露出于基板（１１）的背面一侧。选择性地除去露出于基板（１１）背面一侧的绝缘膜后，使插头（１５）露出，在其端部形成电极（４２）。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及将具有各种功能的多层半导体电路层层叠而成的具有三维层叠结构的半导体器件(三维层叠半导体器件)的制造方法，更具体地，涉及包括埋入布线的形成的三维层叠半导体器件的制造方法，所述埋入布线用于进行在所层叠的所述半导体电路层间的纵向(层叠方向)的电气连接。这里所谓的‘埋入布线(buried interconnections)’系指埋设于所述半导体电路层各层内部的用于层叠方向的电气连接的布线。
技术介绍
近年，提出了将多块半导体芯片层叠形成三维结构的半导体器件的方案。例如，栗野等人在1999年发行的‘I·E·D·M·技术文摘’上提出了‘具有三维结构的智能·图像传感器·芯片’的方案(参照非专利文献1)。该智能·图像传感器·芯片具有四层结构，在第1半导体电路层上配置处理器·阵列和输出电路、第2半导体电路层上配置数据锁存器和掩蔽电路、第3半导体电路层上配置放大器和模·数变换器、第4半导体电路层上配置图像传感器·阵列。用含有微透镜·阵列的石英玻璃层覆盖图像传感器·阵列的最上面的表面，而微透镜·阵列形成于石英玻璃层的表面。图像传感器·阵列中各图像传感器上形成光电二极管作为半导体感光元件。构成4层结构的各半导体电路层之间用粘接剂作机械连接，同时用采用了导电插头的埋入布线和与这些埋入布线接触的微凸点电极进行电气连接。该图像传感器·芯片在各半导体电路层之间的电气连接中未使用接合线。因而不同于这样的三维结构的半导体器件，即在支持基板上将多块半导体芯片层层叠在一起形成一体，并在这些半导体芯片的周围配置接合线，通过该接合线实现所述半导体芯片间的电气连接(这如专利文献1所公开的那样，是以往公知的技术)。另外，李等人在2000年4月发行的‘日本应用物理学会会志’上，以‘高度并行图像处理芯片用的三维集成技术的研发’为题，提出了包括和栗野等人提出的上述固体图像传感器同样的图像传感器在内的图像处理芯片。(非专利文献2)。李等人的图像处理芯片具有和栗野等在上述论文中提出的固体图像传感器几乎相同的结构。上述具有三维层叠结构的现有的图像传感器·芯片和图像处理芯片，都是通过将内置有所要半导体电路的多片半导体晶片(以后简称为晶片)层叠互相固定后，切断所得的晶片层叠体分割成多组芯片组而制造的。也就是说，通过将内部形成有半导体电路的半导体晶片以晶片为单位层叠·形成一体，形成三维层叠结构，然后将其分割得到图像传感器·芯片或图像处理芯片。还有，这些现有的图像传感器·芯片和图像处理芯片中，该芯片内部层叠的多个半导体电路的每一个构成‘半导体电路层’。再有，在专利文献2中，公开了一种半导体芯片的制造方法，在半导体基板上，具有连接小直径部和大直径部的凸型结构，且形成所述小直径部的端部露出于所述半导体基板的第1主面上，所述大直径部的端部露出于所述半导体基板的第2主面上的贯穿孔，然后，用绝缘膜覆盖该贯穿孔的壁面后将导电体埋入设置在其内部形成导电插头，其后，在所述第1主面上形成多层布线层。如果采用这种制造方法，能提高器件的集成度、提高与凸点间的固定强度，对于热应力产生的应变具有较高的可靠性。非专利文献1栗野等‘具有三维结构的智能·图像传感器·芯片’，1999年I·E·D·M·技术文摘p.36.4.1～36.4.4(H.Kurino et al.，“Intelligent Image Sensor Chip with ThreeDimensional Structure”，1999 IEDM Technical Digest，pp.36.4.1～36.4.4，1999)、非专利文献2李等，‘高度并行图像处理芯片用的三维集成技术的研发’，‘日本应用物理学会会志’第39卷、p2473～2477、第1部4B、2000年4月、(K Lee et al.，“Development of Three-Dimensional Integration Technology for Highly ParallelImage-Processing Chip”，Jpn.J.Appl.Phys.Vol.39，pp.2474-2477，April 2000)专利文献1特開2002-110902号公报(图1、图4)专利文献2特開2004-14657号公报(图1-图9)
技术实现思路
在上述现有的具有三维层叠结构的图像传感器·芯片和图像处理芯片的制造工序中，晶片层叠体(该层叠体为将多片半导体晶片层叠在一起形成一体而构成的)内部的半导体电路层(这里为半导体晶片)间纵向(层叠方向)上的电气连接使用在层叠方向上贯穿各半导体电路层形成的细微的埋入布线(或导电插头)和固定于这些埋入布线的端部的微凸点电极来进行。但是埋入布线和微凸点电极的具体形成方法未公开。埋入布线、微凸点电极都是数μm大小，不仅极其细小，而且大多靠得很近配置，所以要做到这些并非易事。因此，人们盼望能实现使用这种埋入布线和微凸点电极的可靠性高的层叠方向上的电气连接方法。另外，晶片层叠体内部的半导体电路层(半导体晶片)通常具有在形成半导体电路层的半导体基板的表面所形成的多个半导体元件、以及隔着层间绝缘膜形成于这些半导体元件上的布线结构。因此埋入布线(或导电插头)有必要根据半导体基板上的半导体元件的配置、布线结构内布线的配置、或制造工序用最合适的方法形成。例如，有时无法根据布线结构内的布线配置情况形成贯穿布线结构的埋入布线(或导电插头)，另外，有时难以从半导体基板的表面一侧起形成埋入布线用的沟槽，有时甚至不可能。因而希望能破解这样的制约。上述两点希望在上述现有的具有三维结构的图像传感器·芯片和图像处理芯片的制造工序中，使用将多片半导体芯片层叠在一起形成一体的‘芯片层叠体’，代替‘晶片层叠体’的情况下也可以提出。上述专利文献2公开的半导体芯片的制造方法由于要在半导体基板上形成具有连接小直径部和大直径部的凸型结构的贯穿孔，所以为了形成该贯穿孔，存在需要两道工序即掩模工序和蚀刻工序等的难点。本专利技术是考虑上述问题而作出的，其目的在于提供一种，该方法使用埋入布线，能容易地实现所层叠的半导体电路层之间在层叠方向上的电气连接。本专利技术的另一目的在于，提供一种，该方法能应对因所层叠的半导体电路层各元件或电路的配置(在半导体电路层具有布线结构的情况下，除所述元件和电路的配置外，还包括其布线结构内的布线的配置)造成的制约，形成最佳的电气连接用埋入布线。这里未阐明的本专利技术的其它目的根据以下的说明及附图将会进一步得到理解。(1)本专利技术第1方面的如权利要求1所述，是一种将多层半导体电路层层叠于支持基板上构成的，其特点是，包括在构成多层所述半导体电路层中的一层的半导体基板内部从其表面一侧起，形成用第1绝缘膜覆盖内壁面的沟槽的工序； 从所述半导体基板的表面一侧起向所述沟槽内部充填导电材料形成导电插头的工序；在形成所述导电插头的所述半导体基板内部或表面上从其表面一侧起形成所要的元件或电路的工序；用第2绝缘膜覆盖形成所述元件或电路的所述半导体基板表面的工序；通过使所述第2绝缘膜直接地或隔着布线结构间接地与所述支持基板或多层的所述半导体电路层的另一层接合，从而将所述半导体基板固定于所述支持基板或多层所述半导体电路层的另一层上的工序；将固定于所述支持基板或多层所述半导体本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，该方法是一种将多层半导体电路层层叠于支持基板上构成的具有三维层叠结构的半导体器件的制造方法，其特征在于，该方法包括：在构成多层所述半导体电路层中的一层的半导体基板的内部，从其表面一侧起，形成用第１绝缘膜覆盖内壁面的沟槽的工序；从所述半导体基板的表面一侧起向所述沟槽内部充填导电材料，形成导电插头的工序；在形成所述导电插头的所述半导体基板的内部或表面上，从其表面一侧起形成所要的元件或电路的工序；用第２绝缘膜覆盖形成了所述元件或电路的所述半导体基板表面的工序；通过使所述第２绝缘膜直接地或通过布线结构间接地与所述支持基板或多层所述半导体电路层中的另一层接合，将所述半导体基板固定于所述支持基板或多层所述半导体电路层中的另一层上的工序；将固定于所述支持基板或多层所述半导体电路层中的另一层上的所述半导体基板从其背面一侧起选择性地除去，以此使所述第１绝缘膜露出于所述半导体基板的背面一侧的工序；以及选择性地除去露出于所述半导体基板的背面一侧的所述第１绝缘膜，以此使所述导电插头露出于所述半导体基板的背面一侧的工序。

【技术特征摘要】
【国外来华专利技术】JP 2004-8-20 240944/20041.一种半导体器件的制造方法，该方法是一种将多层半导体电路层层叠于支持基板上构成的具有三维层叠结构的半导体器件的制造方法，其特征在于，该方法包括在构成多层所述半导体电路层中的一层的半导体基板的内部，从其表面一侧起，形成用第1绝缘膜覆盖内壁面的沟槽的工序；从所述半导体基板的表面一侧起向所述沟槽内部充填导电材料，形成导电插头的工序；在形成所述导电插头的所述半导体基板的内部或表面上，从其表面一侧起形成所要的元件或电路的工序；用第2绝缘膜覆盖形成了所述元件或电路的所述半导体基板表面的工序；通过使所述第2绝缘膜直接地或通过布线结构间接地与所述支持基板或多层所述半导体电路层中的另一层接合，将所述半导体基板固定于所述支持基板或多层所述半导体电路层中的另一层上的工序；将固定于所述支持基板或多层所述半导体电路层中的另一层上的所述半导体基板从其背面一侧起选择性地除去，以此使所述第1绝缘膜露出于所述半导体基板的背面一侧的工序；以及选择性地除去露出于所述半导体基板的背面一侧的所述第1绝缘膜，以此使所述导电插头露出于所述半导体基板的背面一侧的工序。2.一种半导体器件的制造方法，该方法是一种将多层半导体电路层层叠于支持基板上构成的具有三维层叠结构的半导体器件的制造方法，其特征在于，该方法包括在构成多层所述半导体电路层中的一层的半导体基板的内部或表面上，从其表面一侧起形成所要的元件或电路的工序；在形成所述元件或电路的所述半导体基板内部，从其表面一侧起，形成用第1绝缘膜覆盖内壁面的沟槽的工序；从所述半导体基板的表面一侧起向所述沟槽的内部充填导电材料，形成导电插头的工序；用第2绝缘膜覆盖形成了所述元件或电路和所述导电插头的所述半导体基板的表面的工序；通过使所述第2绝缘膜直接地或通过布线结构间接地与所述支持基板或多层所述半导体电路层中的另一层接合，从而将所述半导体基板固定于所述支持基板或多层所述半导体电路层中的另一层上的工序；将固定于所述支持基板或多层所述半导体电路层中的另一层上的所述半导体基板从其背面一侧起选择性地除去，以此使所述第1绝缘膜露出于所述半导体基板的背面一侧的工序；以及选择性地除去露出于所述半导体基板的背面一侧的所述第1绝缘膜，以此使所述导电插头露出于所述半导体基板的背面一侧的工序。3.如权利要求1或2所述的半导体器件的制造方法，其特征在于，还包括在所述第2绝缘膜或所述布线结构、和所述支持基板或多层所述半导体电路层中的另一层之中的至少一方上配置第1电极的工序，将所述半导体基板固定于所述支持基板或多层所述半导体电路层中的另一层上的工序使用所述第1电极进行。4.如权利要求3所述的半导体器件的制造方法，其特征在于，所述半导体电路层除所述元件或电路外，还具有形成于所述第2绝缘膜上的布线结构，所述第1电极通过所述布线结构间接地形成于所述第2绝缘膜上。5.如权利要求1至4中任一项所述的半导体器件的制造方法，其特征在于，在使所述第1绝缘膜露出于所述半导体基板的背面一侧的工序和使所述导电插头露出于所述半导体基板的背面一侧的工序之间，还包括形成覆盖所述半导体基板的背面的第3绝缘膜的工序，在使所述导电插头露出的工序中，和所述第1绝缘膜一起，所述第3绝缘膜被选择性地除去。6.如权利要求1至4中任一项所述的半导体器件的制造方法，其特征在于，在使所述第1绝缘膜露出于所述半导体基板的背面一侧的工序和使所述导电插头露出于所述半导体基板的背面一侧的工序之间，还包括形成覆盖所述半导体基板的背面的第3绝缘膜的工序、在所述第3绝缘膜上形成平坦的薄膜的工序、以及选择性地除去所述平坦的薄膜的工序，在使所述导电插头露出的工序中，和所述第1绝缘膜一起，所述第3绝缘膜和残留的所述平坦的薄膜被选择性地除去。7.如权利要求1至6中任一项所述的半导体器件的制造方法，其特征在于，还包括在露出于所述半导体基板的背面一侧的所述导电插头的端部形成第2电极的工序。8.如权利要求7所述的半导体器件的制造方法，其特征在于，在所述形成第2电极的工序中，通过将另行形成的导电材料片固定于所述导电插头的端部，从而形成所述第2电极。9.如权利要求7所述的半导体器件的制造方法，其特征在于，在所述形成第2电极的工序中，通过将导电材料直接堆积于所述导电插头的端部，从而形成所述第2电极。10.如权利要求1至6中任一项所述的半导体器件的制造方法，其特征在于，将露出于所述半导体基板的背面一侧的所述导电插头的端部作为第2电极使用。11.如权利要求1至10中任一项所述的半导体器件的制造方法，其特征在于，所述半导体基板由单一的半导体构件形成。12.如权利要求1至10中任一项所述的半导体器件的制造方法，其特征在于，所述半导体基板由多件半导体构件的组合形成。13.一种半导体器件的制造方法，是一种将多层半导体电路层层叠于支持基板上构成的具有三维层叠结构的半导体器件的制造方法，其特征在于，包括在构成多层所述半导体电路层中的一层的半导体基板的内部或表面从其表面一侧起，形成所要的元件或电路的工序；用第1绝缘膜覆盖形成了所述元件或电路的所述半导体基板表面的工序；贯穿所述第1绝缘膜到达所述半导体基板的内部，同时还从所述半导体基板表面一侧起形成用第2绝缘膜覆盖内壁面的沟槽的工序；从所述半导体基板的表面一侧起，向所述沟槽的内部充填导电材料形成导电插头的工序；使用配置于与所述导电插头的所述半导体基板的表面一侧的端部对应的位置的第1电...

【专利技术属性】
技术研发人员：小柳光正，
申请(专利权)人：佐伊科比株式会社，
类型：发明
国别省市：JP[日本]