集成电路的内联机结构、镶嵌式结构以及半导体结构制造技术

本发明专利技术提供一种集成电路的内联机结构，包括：半导体基底；在该半导体基底上的低介电常数材料层；在该低介电常数材料层中的导体；以及在该导体上的顶盖层，其中该顶盖层包括至少一顶部，其包括金属硅化物／锗化物。本发明专利技术借由在铜导线的顶部上形成硅化物／锗化物层，使得内联机结构整体的电阻率及可靠度得以提升。

【技术实现步骤摘要】

本专利技术关于集成电路，特别是有关于集成电路的内联机结构、镶嵌式结构以及半导体结构。
技术介绍
传统的集成电路包含由导线间间隙(inter-wiring spacings)所隔离多个金属线图案，以及多条内联机，例如总线(bus line)、位线(bit line)、字符线(word line)以及逻辑互联机(logic interconnect line)。垂直间隔的金属化层的金属图案传统上以导孔(via)作为电性连接。在沟渠式开口内形成的金属导线通常沿实质平行半导体基底的方向延伸。根据当前的技术，此类型的半导体组件可包含八层或更多层的金属化以满足组件的微缩化需求。一般形成金属线或导电栓(plug)的方法称做镶嵌(damascene)工艺。大体而言，镶嵌工艺涉及在层间介电层中形成开口。层间介电层用以分隔垂直间隔的金属化层。上述开口可用传统的光刻蚀刻工艺形成。在开口形成之后，将铜金属或铜合金填入开口中以形成一导孔。接着，在层间介电层表面上的多余的金属材料可借由化学机械平坦化(chemicalmechanical planarization，简称CMP)工艺移除。以铜取代铝是因其具有较低的电阻。然而，随着组件维度的微缩及电流密度的增加，铜导线仍有电迁移(electro-migration，EM)及应力迁移(stress-migration，SM)效应所导致的可靠度问题。图1显示传统上用镶嵌工艺形成的内联机的结构1的剖面示意图。一般金属铜或铜合金所形成的金属导线2及4之间借由导孔10相互连接。金属间介电层(inter-metal-dielectric，IMD)8分隔金属导线2及4所在的层之间。蚀刻停止层(etching stop layer)5设置在金属导线2下方。扩散阻障层12及14设置用以防止铜扩散至周围的材料中。在图1中所示的内联机结构1仍遭受电迁移(EM)及应力迁移(SM)问题。由于铜导线2直接与蚀刻停止层(ESL)5接触，因此铜导线2与蚀刻停止层(ESL)5间的性质差异造成较高的电迁移(EM)及应力迁移(SM)，以及导致组件的可靠度劣化。此外，蚀刻停止层(ESL)5通常比低介电常数(low-k)层6及8，具有较高的介电常数(k value)，导致金属线间的寄生电容(parasitic capacitance)增加。图2显示一改良的内联机结构3的剖面示意图。一金属顶盖层16设置在铜导线2上。顶盖层16的材料一般为较不受电迁移(EM)及应力迁移(SM)效应影响的材料。顶盖层16借由降低铜表面迁移改善内联机结构的可靠度。在受应力的情况下。内联机结构3的平均失效时间(mean time to failure，MTTF)较内联机结构1的平均失效时间长10倍。具有顶盖层16的结构，其应力诱发孔洞形成数量亦显著地减少。此外，寄生电容亦减少。然而，导入顶盖层16却引发另外的问题。顶盖层16可能因氧污染或化学污染而劣化。因此，不仅导致空孔生成在顶盖层16中，增加表面粗糙度，并且增加导孔结构的电阻。更有甚者，导孔失效率增加会导致更严重的问题。因此，为促进内联机结构的质量，也亟需一种新的内联机结构及制造方法。
技术实现思路
有鉴于此，本专利技术的一实施方式在于提供一种集成电路的内联机结构，其中，包括半导体基底；在该半导体基底上的低介电常数材料层；在该低介电常数材料层中的导体；以及在该导体上的顶盖层，其中该顶盖层包括至少一顶部，其包括金属硅化物/锗化物。如本专利技术的该具体实施方式所述的集成电路的内联机结构，其中，仅有该顶盖层的该顶部为硅化或锗化。如本专利技术的该具体实施方式所述的集成电路的内联机结构，其中，该顶盖层为一材料择自下列群组包括硅、锗、钴、镍、钨、钼、钽、硼、铁、磷及上述材料的组合选用。如本专利技术的该具体实施方式所述的集成电路的内联机结构，还包括在该顶盖层上的导电栓，其中，该导孔与该顶盖层为电性耦合。如本专利技术的该具体实施方式所述的集成电路的内联机结构，其中，还包括在该低介电常数材料层与该顶盖层的至少部分区域上的介电层，其中该介电层具有大约大于3的介电常数且该介电层为一材料择自下列群组包括SiN、SiC、SiCN、SiCO、碳基材料、CHx、COyHx及上述材料的组合选用；以及在该介电层上的额外的低介电常数材料层。本专利技术的另一实施方式在于提供一种镶嵌式结构，其中，包括第一低介电常数材料层；在该第一低介电常数材料层中的开口，其中该开口自该第一低介电常数材料层的顶表面延伸至底表面；第一铜结构填入该开口；以及在该第一铜结构上的金属顶盖层，其中该金属顶盖层包括硅化物/锗化物。如本专利技术的该另一实施方式所述的镶嵌式结构，其中，还包括在该第一低介电常数材料层上的第二介电层；在该第二介电层中的导孔结构，其中该导孔的底部表面与该金属顶盖层接触；以及在该导孔结构中以及在该第二介电层中的第二铜结构。如本专利技术的该另一实施方式所述的镶嵌式结构，其特征在于，还包括在该第二铜结构上的额外的金属顶盖层，其中该额外的金属顶盖层包括硅化物/锗化物。本专利技术的再一实施方式在于提供一半导体结构，其中，包括半导体基底；在该半导体基底上的低介电常数材料层；在该低介电常数材料层中的导体；在该导体上的顶盖层，其中该顶盖层包括至少一顶部，其包括金属硅化物/锗化物；以及在该低介电常数材料层上的蚀刻停止层。如本专利技术的该再一实施方式所述的半导体结构，其特征在于，还包括在该低介电常数材料层与该蚀刻停止层之间的化学机械研磨停止层。本专利技术借由在铜导线的顶部上形成硅化物/锗化物层，使得内联机结构整体的电阻率及可靠度得以提升。为使本专利技术的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下 附图说明图1显示传统的内联机结构包括铜导线及蚀刻停止层的剖面示意图；图2显示传统的内联机结构包括铜导线及金属顶盖层在铜导线上的剖面示意图；图3到图8B显示本专利技术实施例内联机结构制造方法中间步骤的分解剖面示意图；图9显示导孔炼累积机率与其导孔电阻的函数关系图；以及图10举例说明显示内联机结构击穿(失效)的累积破坏(F)的韦伯(Weibull)分布曲线与爬升-击穿(压力)电压(ramp-to-breakdown)的函数关系图。其中附图标记说明如下公知技术部分(图1到图2)1～内联机结构；2～金属导线；3～内联机结构；4～金属导线；5～蚀刻停止层；6～低介电常数(low-k)层；8～金属间介电层；10～导孔；12～扩散阻障层；14～扩散阻障层；16～金属顶盖层。本申请部分(图3到图10)20～低介电常数(low-k)材料层；26～沟槽；30～扩散阻障层；32～导线；34～金属顶盖层；36～硅化物/锗化物顶盖层；38～蚀刻停止层(ESL)；40～导孔IMD层；41～均质的低-k介电材料；42～沟槽IMD层；43～CMP停止层；44～扩散阻障层；46～导孔开口；48～沟槽开口；50～导孔；52～导线；54～顶盖层；57～蚀刻停止层(ESL)；60～具硅化物顶盖层的导孔结构的时间相关介电击穿(TDDB)；62～具CoWP顶盖层的导孔结构的时间相关介电击穿(TDDB)；64～具ESL(无顶盖层)的导孔结构的时间相关介电击穿(TDDB)。具体实施例方式本专利技术提供一种新的集成电路本文档来自技高网...

【技术保护点】
一种集成电路的内联机结构，包括：半导体基底；在该半导体基底上的低介电常数材料层；在该低介电常数材料层中的导体；以及在该导体上的顶盖层，其中该顶盖层包括至少一顶部，其包括金属硅化物／锗化物。

【技术特征摘要】
US 2006-4-4 60/789,028;US 2006-9-20 11/523,9401.一种集成电路的内联机结构，包括半导体基底；在该半导体基底上的低介电常数材料层；在该低介电常数材料层中的导体；以及在该导体上的顶盖层，其中该顶盖层包括至少一顶部，其包括金属硅化物/锗化物。2.如权利要求1所述的集成电路的内联机结构，其特征在于，仅有该顶盖层的该顶部为硅化或锗化。3.如权利要求1所述的集成电路的内联机结构，其特征在于，该顶盖层为一材料择自下列群组包括硅、锗、钴、镍、钨、钼、钽、硼、铁、磷及上述材料的组合选用。4.如权利要求1所述的集成电路的内联机结构，还包括在该顶盖层上的导电栓，其特征在于，该导孔与该顶盖层为电性耦合。5.如权利要求1所述的集成电路的内联机结构，其特征在于，还包括在该低介电常数材料层与该顶盖层的至少部分区域上的介电层，其中该介电层具有大约大于3的介电常数且该介电层为一材料择自下列群组包括SiN、SiC、SiCN、SiCO、碳基材料、CHx、CO...

【专利技术属性】
技术研发人员：余振华，卢永诚，张惠林，沈定宇，蔡宏骏，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]