导线架型芯片级封装方法技术

本发明专利技术提出一种导线架型芯片级封装的方法。本发明专利技术和传统的芯片吊挂构装类似，但主要差异点在于其导线架的内部引脚是事先向导线架的一面弯折，形成可以承托芯片的支撑与导线的空间，而外部引脚直接暴露于封胶体的下方，之后在去框时不再做外部引脚弯折成形。此外，本发明专利技术封装后的芯片是正面朝下位于导线架的上方，而导线则由位于芯片正面的焊垫通过导线架的开口连接到导线架，因此导线在导线架下方。本发明专利技术的另一特点是在封胶之后，不是以机械模具或电解的方式，而是以激光的方式来清除溢胶或废胶。

【技术实现步骤摘要】

本专利技术涉及一种芯片级封装的方法，特别是涉及一种导线架型芯片级封装的方法。
技术介绍
由于各种电子产品日趋复杂以及轻薄短小，为了配合这种趋势，芯片的封装也开始广泛采用所谓的芯片尺寸封装或芯片级封装(chip scale package，CSP)。根据EIA(Electronic IndustriesAssociation)的IPC(Interconnecting and Packaging electronicCircuit)定义，芯片级封装是指封装后封胶体的面积小于1.2倍的芯片尺寸，并可直接利用表面黏着技术加工(direct surfacemountable)的封装。芯片级封装有多种形式，一般可以分类为(1)基板型(substrate-based)芯片级封装，是以硬质(rigid)或软质(flex)基板作为芯片的支撑；(2)导线架型(leadframe-based)芯片级封装，是以导线架为芯片的支撑；(3)晶圆级(wafer-level)芯片级封装。其中，导线架型芯片级封装非常适合高频(在400MHz以上)、低脚数(100以下)的应用，例如手机的通讯芯片、数字信号处理芯片、以及以DDR II为代表的内存芯片等。此外，导线架型芯片级封装所采用的制程与材料也与传统的封装技术非常类似或相同，所以在合格率与成本上也有优势。在现有封装技术中有一种称为芯片吊挂构装(lead on chip，LOC)的方式结合导线架与芯片。LOC顾名思义就是导线架在芯片之上的意思，而LOC裸露在封胶体之外的引脚通常是采用鸥翼引脚(gullwing-leads)。图1所示为现有采用LOC方式的TSOP(thin small outline package)封装结构的剖面示意图。如图所示，芯片10是以胶带30附着在导线架20内部引脚的下方，导线架20与芯片10的电性连接是通过导线50的打线(wirebonding)来完成，最后再用环氧树脂的封胶体(epoxy moldingcompound，EMC)40封固起来。上述的LOC作法有不少优点，例如导线50的短距离对于电气特性的稳定很有帮助。其缺点是鸥翼引脚延伸到封胶体之外，因此其高度(通常在1.27mm左右)与宽度(通常在9.22mm左右)都有相当的改进空间。
技术实现思路
本专利技术由上述问题提出一种导线架型芯片级封装的方法。本专利技术基本上和现有的LOC技术类似，其主要特点可以概述如下。首先，本专利技术中的导线架的内部引脚是事先将其向导线架的一面弯折，形成可以承托芯片的支撑与导线的空间，而外部引脚则直接暴露于封胶体下方，之后在去框时不再做外部引脚弯折成形。此外，本专利技术封装后的芯片是正面朝下位于导线架的上方，而导线则由位于芯片正面的焊垫通过导线架的开口连接到导线架，因此导线在导线架下方。这些都是和LOC封装结果的不同之处。本专利技术的另一特点是在封胶之后，不是以机械模具或是电解的方式，而是以激光(laser)的方式来清除溢胶或废胶，使外部引脚完整的暴露出来，以保持后续的电镀效果以及应用上的电气稳定性。本方法所完成的封装结构经过实际测试，与现有技术相比其有益效果在于完全符合芯片级封装的尺寸要求、高度低(接近1mm)、可支持芯片频率到至少667MHz以上、导线架直接协助散热，所以散热性佳、稳定度高等。此外和TSOP方式比较，本方法所完成的封装结构在封装成本、测试成本、SMT的成本和合格率、以及维修费用上都和TSOP差不多。以下配合附图、具体实施例的详细说明，对上述及本专利技术的其它目的与优点作出详述。附图及具体实施例详述的目的在于使本
的技术人员能据此了解本专利技术的精神，而不应当视为对本专利技术范围的限制。有关本专利技术的范围，请参超权利要求部分。附图说明图1所示为现有的采用LOC方式的封装结构的剖面示意图。图2a至图2e所示为经本专利技术各步骤后封装结构的剖面示意图。图3a、图3b所示分别为外部引脚111非以激光方式除胶、以及以激光方式除胶后电镀效果的示意图。主要组件符号说明10芯片20导线架30胶带40封胶体50导线100 导线架 110 内部引脚111 外部引脚120 开口200 胶带300 芯片310 焊垫400 导线500 封胶体具体实施方式本专利技术是提出一种导线架型芯片级封装的方法。本方法与传统LOC的制程大致类似，但在一些步骤的内容则有显著的不同。以下，本说明书将主要针对不同处加以说明，对于与现有技术相同部分则不多赘述。本方法的第1个步骤如图2a所示，提供一个适当的导线架100。此导线架可依照封装后应用的不同而加以定制，其特点在于导线架100的多个引脚(包含内部引脚110与外部引脚111)至少位于相对的两侧、以及导线架100在其周围适当距离处留有适当的开口120。本专利技术所适用的芯片其焊垫(bond pad)位于其正面的适当位置。而开口120主要就是在和芯片结合时能使其焊垫暴露出来以便打线。一般导线架外部引脚的弯折(例如形成图1所示的鸥翼引脚)是在去框成形(forming/singulation)的步骤中进行。但本专利技术中的导线架100的内部引脚110是事先将其向导线架100的第一面弯折，形成可以承托芯片的支撑与导线的空间，而外部引脚111则是直接暴露在封胶体的下方，之后在去框成形时不再做外部引脚弯折。这是和LOC的作法不同处之一。本方法的第1个步骤还包括在导线架100的一面(以下称第一面)、内部引脚110相对处(即沿着开口120的周围)布设至少一条胶带200，胶带200的两面都设有黏着剂，一面和内部引脚110的背面黏连，另一面则在下一步骤与芯片黏连。胶带200通常是采用聚醯亚胺(PI)(但不以此为限)，具有低离子量与耐热性高等特性。导线架100则多是采用高导电性、高热传导的金属材料，例如铜。除了采用胶带作芯片与导线架内部引脚黏连的方法外，还有一些现有的技术是采用点胶的方式。点胶的优点是成本低廉(因为胶剂的成本低很多)，但是因为导线架的内部引脚非常小，点胶的位置与胶量的精确控制很不容易达到，而采用双面胶带就不会有这些问题。所采用的胶剂和胶带一样，必须要能耐高热、与抗湿气侵蚀等特性，此外还要有固化(curing)时间短等要求。本方法的第2个步骤如图2b所示，将晶圆切割分离之后的芯片(die)300的正面与导线架100第一面的胶带200黏连而完成黏晶(die bond或die mount或die attach)。通常切割后的芯片是整齐排列在胶带上，然后将这些芯片送到黏晶机，由黏晶机从胶带上取下，然后精准的放置到导线架上。黏晶后芯片300的焊垫310会从导线架100的开口120暴露出来，以便于后续打线的步骤。另外，图2b所示的结果虽和图1所示的LOC封装结构类似，但后续经本方法封装后的芯片300是正面朝下位于导线架100的上方，而非正面朝上悬挂在导线架下方。这也是和LOC的作法不同处之一。本方法的第3个步骤如图2c所示，以现有的方法用导线400将芯片300的焊垫310与内部引脚110作电性连接。导线400一般为金(Au)线、或是采用类似的高导电性的金属材料(例如铝)。由于本方法产生的封胶体高度非常低，所以导线400突起的高度必须控制到愈低愈好。图2c所示的结果虽本文档来自技高网...

【技术保护点】
一种导线架型芯片级封装方法，该方法所适用芯片的多个焊垫位于其正面居中的适当位置处，其特征在于，该方法至少包含下列步骤：（１）提供一导线架，该导线架具有多条引脚，每一引脚分为封装后包覆于封胶体内的内部引脚以及暴露于外的外部引脚，该导线 架中留有一个适当开口，该内部引脚向该导线架的第一面弯折，形成承托该芯片的支撑与导线的空间，该内部引脚的该第一面设有一种适当的黏连方式；（２）将该芯片的该正面与该内部引脚的该第一面黏连，使其焊垫由该开口露出；（３）用多条导线分 别连接该多个焊垫以及该多条内部引脚；　（４）用一种适当的材料封固该芯片、该多条导线、该多条内部引脚，并使该多条外部引脚从封固后成品的一面透出，以一种适当的激光手段清除该多条外部引脚残余的封固材料；（５）用一种适当的材料电镀该 多条外部引脚；以及（６）将该封装后的成品与该导线架的边框切割分离。

【技术特征摘要】
1.一种导线架型芯片级封装方法，该方法所适用芯片的多个焊垫位于其正面居中的适当位置处，其特征在于，该方法至少包含下列步骤(1)提供一导线架，该导线架具有多条引脚，每一引脚分为封装后包覆于封胶体内的内部引脚以及暴露于外的外部引脚，该导线架中留有一个适当开口，该内部引脚向该导线架的第一面弯折，形成承托该芯片的支撑与导线的空间，该内部引脚的该第一面设有一种适当的黏连方式；(2)将该芯片的该正面与该内部引脚的该第一面黏连，使其焊垫由该开口露出；(3)用多条导线分别...

【专利技术属性】
技术研发人员：张弘立，
申请(专利权)人：泰特科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]