低介电常数的介电薄膜的形成方法技术

本发明专利技术提供一种低介电常数的介电薄膜的形成方法，包括形成一多孔低介电常数的介电薄膜于半导体基底上的方法。导入活性键结于多孔低介电常数的介电薄膜之中，以改善低介电常数的介电薄膜的损失电阻及化学完整性，进而在经过后续的制程后，保持低介电常数的介电薄膜的低介电常数。进行活性键结的导入方式可以是通过导入氢氧及／或氢基团于多孔低介电常数的介电薄膜的孔隙内，在以硅为主的低介电常数的介电薄膜的一实施例中，可产生硅－氢氧（Ｓｉ－ＯＨ）及／或硅－氢（Ｓｉ－Ｈ）活性键结。在更进一步处理低介电常数的介电薄膜之后，从低介电常数的介电薄膜内移除活性键结。本发明专利技术所述的方法改善了损失电阻及介电常数稳定性。

【技术实现步骤摘要】

本专利技术是有关于半导体制程，特别是有关于一种具有改善损失电阻及化学完整性的，在经后续的半导体制程处理后，以保持低介电常数的介电薄膜的低介电常数。
技术介绍
随着超大规模集成电路(very large scale integratedcircuit；VLSI)的技术缩小至0.13微米以下，也愈来愈需要更精密的内连线技术。缩小元件尺寸使得愈来愈难提供能满足低电阻电容(RC)金属内连线性质所需的内连线技术。对于显著的元件效能，在半导体制程技术里，信号传送速度是一个非常重要因素。半导体电路的信号传送速度(电阻电容时间常数)随着金属内连线的电阻电容呈反向地变化。随着集成电路变的更加复杂及尺寸愈加缩小，在信号延迟上的电阻电容时间常数的影响也变得愈来愈大。绝缘的金属层间介电层(inter-metal dielectric；IMD)一般用于半导体制程的末端，以制作金属内连线结构。然而，金属层间介电层提供电容于金属层内连接结构，将不必要地降低半导体电路的信号传送速度。为了增加半导体电路的信号传送速度，设计一种降低金属层间介电层的电容分布，以增加电阻电容时间常数的制作方法。一种可以降低金属层间介电层的电容分布，且如此可加速半导体电路的信号传送速度的制作方法，包括以低介电常数的介电质材料形成金属层间介电层。不幸地，低介电常数的介电质材料具有减少化学键结的结构(Si-CH3)、大的孔隙尺寸以及孔隙间较高的内连接性。因此，之后进行半导体图案化制程，例如蚀刻、去灰、沉积以及湿式制程等，通常会损伤低介电常数的介电质材料，随着每次的步骤，会提高低介电常数的介电质材料的介电常数。图1是为包含以已知方式形成低介电常数的介电薄膜于半导体图案化制程中，进行不同的蚀刻及清洗制程前后介电常数比较的多个长条图。由此可见，已知中完成每一步骤，低介电常数的介电薄膜显示一增加的介电常数(例如介电质持续的衰退)。增加的介电常数是因低介电常数的介电薄膜在蚀刻或清洗的制程中，所造成的物理或化学持续性的损伤。据此，急需一种轻易地进行的方法，用以形成具有改善损失电阻及介电常数稳定性的一低介电常数的介电薄膜。
技术实现思路
有鉴于此，本专利技术的目的是揭露一种。包括形成一多孔低介电常数的介电薄膜于一基底上、以及导入活性键结于该多孔低介电常数的介电薄膜之中。本专利技术所述的，其特征在于，导入活性键结的步骤包括导入至少一氢氧基团或一氢基团于形成在该多孔低介电常数的介电薄膜的孔隙内。本专利技术所述的，其特征在于，更包括处理该多孔低介电常数的介电薄膜的步骤，以修饰、改变或变化该多孔低介电常数的介电薄膜的特性。本专利技术所述的，其中形成该多孔低介电常数的介电薄膜的步骤，包括共同沉积一介电质基材材料及一成孔剂形成材料于该基底上的步骤，以形成一含成孔剂薄膜。上述形成该该多孔低介电常数的介电薄膜的步骤，更包括从该含成孔剂薄膜移除成孔剂，以转变含成孔剂薄膜成为该多孔低介电常数的介电薄膜。上述移除成孔剂的步骤，更包括以固化该含成孔剂薄膜。本专利技术所述的，其中导入活性键结的步骤，包括导入至少一氢氧(OH)基团或一氢(H)基团于形成在该多孔低介电常数的介电薄膜的孔隙内。上述导入至少一氢氧(OH)基团或一氢(H)基团于孔隙内的步骤，包括化学机械研磨(CMP)或一浸泡及洗涤(dipping and scrubbing)的制程。本专利技术所述的，更包含移除活性键结从该多孔低介电常数的介电薄膜。本专利技术所述的，上述活性键结(例如硅-氢氧(Si-OH)及/或硅-氢(Si-H))会改善低介电常数的介电薄膜的损失电阻。本专利技术所述的，改善了损失电阻及介电常数稳定性，增加了半导体电路的信号传送速度。附图说明图1是为包含以已知方式形成低介电常数的介电薄膜于半导体图案化制程中，进行不同的蚀刻及清洗制程前后介电常数的长条图；图2是为一种形成具有改善损失电阻及化学完整性的一低介电常数的介电薄膜的方法的一具体实施例制程步骤的流程图；图3A至图3E是在本形成方法的不同步骤的部分半导结构的剖面图；图4是为两低介电常数的介电薄膜的介电常数的绘制曲线图，例如一个是未含活性键结的低介电常数的介电薄膜及另一个是含活性键结的低介电常数的介电薄膜，经沉积两低介电常数的介电薄膜之后、经图案化两低介电常数的介电薄膜之后、经高温的释放气体处理两低介电常数的介电薄膜之后。具体实施例方式在此揭露具有改善损失电阻及化学完整性的低介电常数(low-k)的介电层或薄膜，在某些实施例中，可以是在半导体制程的末段，例如金属内连线结构的制程的金属层间介电层(IMD)。然而，可以被了解的是，上述低介电常数的介电层或薄膜也可以是用于其它目的或结构上。图2是为一流程图，其显示本形成方法的一具体实施例的制程步骤。此形成方法开始于步骤10，形成具有多孔低介电常数的介电薄膜(low-k dielectric film)300于一半导体基底100上的结构，如图3B。在一些具体实施例中，半导体基底100上方，可以形成有主动及被动元件。在一较佳实施例中，半导体基底100可以是由硅组成。在一较佳实施例中，多孔低介电常数的介电薄膜300具一低介电常数约低于3.0，其中较佳的介电常数约为低于或等于2.5。多孔低介电常数的介电薄膜300的厚度可以是800埃至6000埃，然而，也可以是其它厚度的多孔低介电常数的介电薄膜300。在一具体实施例中，多孔低介电常数的介电薄膜300可以是包含以硅为基质的化合物，例如硅-氧-碳-氢(Si-O-C-H)，具有包含孔隙的网状结构散布遍及硬质的介电质基材(matrix)。多孔低介电常数的介电薄膜300可是具有一孔隙尺寸范围约5埃(于薄膜内约9％体积百分比)至20埃(于薄膜内约91％体积百分比)。在一些具体实施例中，形成多孔低介电常数的介电薄膜300的方法，可以是共同沉积一介电质基材形成材料及一牺牲或不稳定的孔隙形成材料(成孔剂；porogen)于半导体基底100上，以形成一含成孔剂薄膜200，如图3A所示。使用一固化制程，转变含成孔剂薄膜200成为多孔低介电常数的介电薄膜300，如图3B所示。其中进行固化制程时，同时从含成孔剂薄膜200移除成孔剂。进行介电基材材料及成孔剂的共同沉积的制程，可以是使用例如一等离子增强式化学气相沉积(plasma enhanced chemicalvapor deposition；PECVD)方法、旋转式涂布沉积(spin-on-deposition；SOD)或其它合适而能够进行共同沉积介电质基材材料及成孔剂的沉积方法，以形成含成孔剂薄膜200。在等离子增强式化学气相沉积制程中，导入介电基材及成孔剂的前驱物成为一等离子，以化学气相沉积含成孔剂薄膜200于半导体基底100上，如图3A所示。在一较佳实施例中，进行等离子增强式化学气相沉积制程可以是一温度范围约150℃至300℃，压力范围约3毫托耳至10毫托耳(mtorr)，一原子转移基团聚合/二乙氧基硅烷(ATRP/mDEOS)流量范围介于约500至5000sccm/700至3000sccm，以及一射频(RF)功率约200瓦至650瓦(watts)。在一旋转式涂布沉积制程，加入成孔剂前驱物于介电质基材前驱物的液体溶液中。旋转涂布沉积成孔剂前驱物与介电质基材前驱物液体溶液的混合物于半导本文档来自技高网...

【技术保护点】
一种低介电常数的介电薄膜的形成方法，其特征在于，该低介电常数的介电薄膜的形成方法，包括：形成一多孔低介电常数的介电薄膜于一基底上；以及导入活性键结于该多孔低介电常数的介电薄膜之中。

【技术特征摘要】
US 2006-4-21 11/379,7081.一种低介电常数的介电薄膜的形成方法，其特征在于，该低介电常数的介电薄膜的形成方法，包括形成一多孔低介电常数的介电薄膜于一基底上；以及导入活性键结于该多孔低介电常数的介电薄膜之中。2.根据权利要求1所述的低介电常数的介电薄膜的形成方法，其特征在于，导入活性键结的步骤包括导入至少一氢氧基团或一氢基团于形成在该多孔低介电常数的介电薄膜的孔隙内。3.根据权利要求1所述的低介电常数的介电薄膜的形成方法，其特征在于，更包括处理该多孔低介电常数的介电薄膜的步骤，以修饰、改变或变化该多孔低介电常数的介电薄膜的特性。4.根据权利要求1所述的低介电常数的介电薄膜的形成方法，其特征在于，形成该多孔低介电常数的介电薄膜的步骤，包括共同沉积一介电质基材材料及一成孔剂形成材料于该基底上的步骤，以形成一含成孔...

【专利技术属性】
技术研发人员：林耕竹，周家政，叶明灵，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[]