具有鳍形沟道晶体管的半导体器件及其制造方法技术

本发明专利技术公开了一种半导体器件，该半导体器件包括形成在半导体基板中的器件隔离结构以限定有源区，该有源区在其侧壁的下部具有凹陷区。该半导体器件另外具有：鳍形通道区，其沿着栅极区的纵向突出在该器件隔离结构之上；栅极绝缘膜，其形成在包括该突出的鳍形通道区的半导体基板之上；以及栅极电极，其形成在该栅极绝缘膜之上以填充该突出的鳍形通道区。

【技术实现步骤摘要】

本专利技术涉及一种存储器件。更具体而言，本专利技术涉及一种具有鳍形通道晶体管的半导体器件以及一种用于制造该半导体器件的方法。
技术介绍
当单元晶体管的通道长度缩短时，单元通道区的离子浓度通常会增高，以便维持该单元晶体管的临界电压。该单元晶体管的源极/漏极区中的电场被增强，从而增加了漏电流。这将导致DRAM结构的刷新特性的劣化。因此，需要其中刷新特性有所改善的半导体器件。图1是半导体器件的简化布局。该半导体器件包括有源区101以及栅极区103。该有源区由器件隔离结构130来加以限定。图2a至2c是示出用于制造半导体器件的方法的简化横截面图，其中图2a至2c是沿着图1的线I-I’所截取的横截面图。利用器件隔离掩膜(未显示)蚀刻具有垫绝缘膜(未显示)的半导体基板210，以形成限定鳍式有源区220的沟槽(未显示)。形成用于器件隔离的绝缘膜(未显示)以填充该沟槽。对该用于器件隔离的绝缘膜进行抛光直到该垫绝缘膜露出以形成器件隔离结构230为止。接着，去除该垫绝缘膜，以露出该鳍式有源区220的上表面。参照图2b，利用凹式栅极掩膜(未显示)蚀刻出该器件隔离结构230的预定厚度，该凹式栅极掩膜限定图1中所示的栅极区103，以使得该鳍式有源区220的上部突出在该器件隔离结构230之上。参照图2c，栅极绝缘膜260形成在该突出的鳍式有源区220之上。栅极结构295形成在图1中所示的栅极区103的栅极绝缘膜260之上，以填充该突出的鳍式有源区220，其中该栅极结构295包括栅极电极265与栅极硬掩膜层图案290的叠层结构。图3是示出半导体器件的简化横截面图。如果将高于临界电压的电压施加至栅极，则反转层IL以及耗尽区DR形成在栅极绝缘膜360之下的半导体基板中。根据上述用于制造半导体器件的常规方法，必须调整诸如栅极电位及单元通道结构的离子浓度等器件特性，以确保该器件具有所希望的关断特性，这会造成从存储节点至半导体基板的基体的漏电流增加。于是，由于该漏电流增加的缘故，所以难以获得适当的器件刷新特性。
技术实现思路
本专利技术的实施例涉及在有源区中具有鳍形通道晶体管的半导体器件，该有源区在其侧壁的下部具有凹陷区。根据一个实施例，该鳍形通道晶体管具有突出在器件隔离结构之上的鳍形通道区以及填充该鳍形通道区的栅极结构。在本专利技术的一个实施例中，一种半导体器件包括形成在半导体基板中的器件隔离结构以限定有源区，该有源区在其侧壁的下部具有凹陷区。该半导体器件还包括沿着栅极区的纵向突出在该器件隔离结构之上的鳍形通道区；栅极绝缘膜，其形成在包括该突出的鳍形通道区的半导体基板之上；以及栅极电极，其形成在该栅极绝缘膜之上以填充该突出的鳍形通道区。根据本专利技术的另一个实施例，一种用于制造半导体器件的方法包括在半导体基板中形成器件隔离结构以形成有源区，该有源区在其侧壁的下部具有凹陷区；利用限定栅极区的凹式栅极掩膜作为蚀刻掩膜来蚀刻该器件隔离结构，以形成突出在该器件隔离结构之上的鳍形通道区；在包括该突出的鳍形通道区的露出的半导体基板之上形成栅极绝缘膜；以及形成包括栅极硬掩膜层图案与栅极电极的叠层结构的栅极结构，该栅极结构填充在对应于该栅极区的栅极绝缘膜之上的突出的鳍形通道区。附图说明图1是常规半导体器件的简化布局。图2a至2c是示出用于制造半导体器件的常规方法的简化横截面图。图3是常规半导体器件的简化横截面图。图4是根据本专利技术的一个实施例的半导体器件的简化布局。图5与6是根据本专利技术的一个实施例的半导体器件的简化横截面图。图7a至7e是示出根据本专利技术一个实施例的用于制造半导体器件的方法的简化横截面图。图8a至8d是示出根据本专利技术另一个实施例的用于制造半导体器件的方法的简化横截面图。具体实施例方式本专利技术涉及在有源区中具有鳍形通道晶体管的半导体器件，该有源区在其侧壁的下部具有凹陷区。该鳍形通道晶体管具有突出在器件隔离结构之上的鳍形通道区以及填充该鳍形通道区的栅极结构。于是，该鳍形通道晶体管由于避免漏电流从存储节点流向半导体基板的基体而提供显著改善的刷新特性，并且因为在受到限制的耗尽区中的电荷的缘故而提供改善的短通道效应(“SCE”)。图4是根据本专利技术一个实施例的半导体器件的简化布局。该半导体器件包括有源区401以及栅极区403。器件隔离结构430限定该有源区401。图5是根据本专利技术一个实施例的由半导体基板510所形成的半导体器件的简化横截面图，其中图5(i)是沿着根据图4的线I-I’的横向所截取的横截面图，图5(ii)是沿着根据图4的线II-II’的纵向所截取的横截面图。器件隔离结构530限定图4中所示的有源区401，该有源区401在其侧壁的下部具有凹陷区。该凹陷区包括图6中所示存储节点接面区域607的一部分以及与该存储节点接面区域607相邻的通道区609。鳍形通道区555沿着图4中所示的栅极区403的纵向突出在该器件隔离结构530之上。栅极绝缘膜560形成在图4中所示的包括该突出的鳍形通道区555的有源区401之上。栅极结构595形成在图4中所示的栅极区403的栅极绝缘膜560之上，以填充该突出的鳍形通道区555。在此，该栅极结构595包括栅极电极565与栅极硬掩膜层图案590的叠层结构。栅极电极565包括下部栅极电极570与上部栅极电极580的叠层结构。在本专利技术的一个实施例中，栅极绝缘膜560利用O2、H2O、O3及其组合而形成，栅极绝缘膜560的厚度范围是从大约1nm至大约10nm。此外，下部栅极电极570包括掺杂诸如P或B等杂质的多晶硅。上部栅极电极580包括选自钛(Ti)层、氮化钛(TiN)膜、钨(W)层、铝(Al)层、铜(Cu)层、硅化钨(WSix)层及其组合所构成的群组中之一。在另一实施例中，栅极绝缘膜560选自氮化硅膜、氧化铪膜、氧化铝膜、氧化锆膜、氮化硅膜及其组合所构成的群组中之一，栅极绝缘膜560的厚度范围是从大约1nm至大约20nm。图6是根据本专利技术一个实施例的半导体器件的透视横截面图。该图显示包括图4中所示的有源区401的鳍形通道区，该有源区401在其侧壁的下部具有凹陷区。在此，该凹陷区包括存储节点接面区域607的一部分以及与该存储节点接面区域607相邻的通道区609。参照图6，深度D是从该存储节点接面区域607下方的半导体基板610至该鳍形通道区的底部的深度。该距离D至少为0(即0≤D＜H)，以避免存储节点直接连接到半导体基板610的基体。尽管该距离D小于0(即-1/2T≤D＜0)，仍然可预期避免结电容及结漏电流，这是因为在该存储节点接面区域607之下的半导体基板610是凹陷的缘故。距离X是半导体基板610沿着图4中所示的有源区401的纵向被移除的距离。该距离X包括存储节点接面区域607的一部分以及与该存储节点接面区域607相邻的通道区609。此外，该距离X可以从存储节点接面区域607延伸到相邻的通道区609。深度T是存储节点接面区域607的半导体基板610的深度。事实上，该深度T与图5中所示的鳍形通道区555的深度相同。于是，深度T可以考虑通道区的尺寸或是操作的电流量来加以调整。深度H是图4中所示的有源区401之下的凹陷的半导体基板610的深度。深度H至少大于深度D。在本专利技术的一个实施例中，该存储节点并未直接连接半导体基板610的基体，本文档来自技高网...

【技术保护点】
一种半导体器件，包括：器件隔离结构，其形成在半导体基板中以限定有源区，所述有源区在其侧壁的下部具有凹陷区；鳍形通道区，其沿着栅极区的纵向突出在所述器件隔离结构之上；栅极绝缘膜，其形成在包括所述突出的鳍形通道区的半导体 基板之上；以及栅极电极，其形成在所述栅极绝缘膜之上以填充所述突出的鳍形通道区。

【技术特征摘要】
KR 2006-4-28 10-2006-00388261.一种半导体器件，包括器件隔离结构，其形成在半导体基板中以限定有源区，所述有源区在其侧壁的下部具有凹陷区；鳍形通道区，其沿着栅极区的纵向突出在所述器件隔离结构之上；栅极绝缘膜，其形成在包括所述突出的鳍形通道区的半导体基板之上；以及栅极电极，其形成在所述栅极绝缘膜之上以填充所述突出的鳍形通道区。2.根据权利要求1所述的半导体器件，其中，所述凹陷区包括存储节点区的一部分以及沿着所述有源区的纵向与所述存储节点区相邻的通道区。3.根据权利要求1所述的半导体器件，还包括形成在硅层上的源极/漏极区，所述硅层是利用在所述栅极电极两侧的半导体基板作为晶种层来加以生长的。4.一种用于制造半导体器件的方法，所述方法包括在半导体基板中形成器件隔离结构以形成有源区，所述有源区在其侧壁的下部具有凹陷区；利用限定栅极区的凹式栅极掩膜作为蚀刻掩膜来蚀刻所述器件隔离结构，以形成突出在所述器件隔离结构之上的鳍形通道区；在包括所述突出的鳍形通道区的露出的半导体基板之上形成栅极绝缘膜；以及形成包括栅极硬掩膜层图案与栅极电极的叠层结构的栅极结构，所述栅极结构填充在对应于所述栅极区的栅极绝缘膜之上的突出的鳍形通道区。5.根据权利要求4所述的方法，其中，形成所述器件隔离结构的步骤包括蚀刻具有垫氧化物膜以及垫氮化物膜的半导体基板的预定区域，以形成限定有源区的沟槽；在包括所述沟槽的半导体基板之上形成第一绝缘膜；蚀刻所述第一绝缘膜以在所述沟槽的侧壁处形成第一间隙壁；利用所述第一间隙壁作为蚀刻掩膜来蚀刻在所述沟槽的底部露出的半导体基板，以形成其中所述半导体基板被移除的底切空间；以及形成器件隔离结构，所述器件隔离结构填充包括所述底切空间的沟槽。6.根据权利要求5所述的方法，其中，所述第一绝缘膜选自氮化硅膜、氧化硅膜、硅膜及其组合所构成的群组，其中所述第一绝缘膜的厚度范围是从大约1nm至大约100nm。7.根据权利要求5所述的方法，其中，所述第一绝缘膜是借助CVD方法或ALD方法而形成的。8.根据权利要求5所述的方法，其中，用于形成所述第一间隙壁的蚀刻工序是借助等离子蚀刻方法而执行的，所述等离子蚀刻方法利用选自CxFyHz、O2、HCl、Ar、He及其组合所构成的群组的气体。9.根据权利要求5所述的方法，其中，用于形成所述底切空间的蚀刻工序是利用HCl与H2的混合气体并且在大约500℃至大约1000℃...

【专利技术属性】
技术研发人员：郑星雄，李相敦，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]