具有槽电荷补偿区的半导体器件及方法技术

具有槽电荷补偿区的半导体器件和方法。在一个实施例中，半导体器件成形为具有电荷补偿槽，该电荷补偿槽邻近该器件的沟道区。电荷补偿槽包括至少两个相反导电类型的半导体层。沟道连接区将沟道区电连接到至少两个相反导电类型的半导体层中的一个。

【技术实现步骤摘要】

本专利技术一般涉及半导体器件，更具体地是涉及功率开关器件及其制造方法。
技术介绍
金属氧化物半导体场效应晶体管(MOSFET)是功率开关器件的常用类型。MOSFET器件包括源区、漏区、在源区和漏区之间延伸的沟道区以及邻近沟道区的栅结构。栅结构包括导电栅电极层，该栅电极层邻近沟道区且与沟道区被薄的电介质层隔开。当MOSFET处于开态时，电压施加在栅结构上以在源区和漏区之间形成导电沟道区，从而允许电流流过该器件。当处于截止态时，施加在沟道区上的任何电压都充分地小以致不能形成导电沟道，从而不能产生电流。在截止态时，器件必须支持源极和漏极之间的高电压。当今的高压功率开关市场由两个主要参数驱动击穿电压(BVdss)和开态电阻(Rdson)。对具体应用，需要最小击穿电压，并且在实际中，设计者通常能满足BVdss规格。然而这通常是以Rdson为代价的。这种性能的平衡对于高压功率开关器件的制造者和使用者是一主要设计挑战。最近，超结(super junction)器件改善了Rdson和BVdss之间的平衡折衷，大受欢迎。在常规n沟道超结器件中，多个重掺杂扩散n型和p型区域替代了轻掺杂n型外延区。在开态下，电流流过重掺杂n型区域，降低了Rdson。在截止态或闭锁状态，重掺杂n型和p型区域耗尽或相互补偿以提供高的BVdss。尽管超结器件看上去很有前途，但在制造方面仍有很大的挑战性。当前的高压功率开关器件的另一个问题是它们通常需要一大的输入(比如，栅或控制电极)电荷来从一个状态转换到另一个状态。这种要求，除了别的之外，还在外围控制电路上加上一额外负担。因此，需要能提供低Rdson、高BVdss且能减少输入电荷的高压功率开关器件结构和制造方法。附图说明 图1为依据本专利技术的半导体器件的放大的部分截面图；图2至图9为图1中的半导体器件在不同制造阶段的放大的部分截面图；图10为依据本专利技术的另一个实施例的半导体器件的一部分的高倍放大的部分截面图；以及图11为依据本专利技术的另一个实施例的半导体器件的一部分的高倍放大的部分截面图。为了简明清晰的表示，图中元件末必按比例绘制，并且不同图中的相同参考编号表示相同元件。另外，为了简化描述，省略了众所周知的步骤和元件的描述和详细信息。此处使用的载流电极是指器件的元件，其承载流过所述器件的电流，比如MOS晶体管的源极或漏极、双极晶体管的发射极或集电极，或二极管的阴极或阳极，控制电极是指器件的元件，其控制电流流过所述器件，比如，MOS晶体管的栅极或双极晶体管的基极。尽管此处阐述的器件是某些N沟道或P沟道器件，本领域的技术人员应当明白根据本专利技术互补的器件也是可以的。为了附图的清晰，器件结构的掺杂区表示成具有直线边缘和精确角度的拐角。然而，本领域的技术人员应当明白由于掺杂物的扩散和活性，掺杂区一般不是直线且拐角不是有精确角度的。另外，本专利技术的器件可体现为单元式设计(其中主体区是多个单元式区域)或单体设计(其中主体区包括单一区域，其由细长的图案，典型地由蛇形的图案形成)。然而，在整个描述中，为了容易理解起见，本专利技术的器件将被描述成单元式设计。应当理解，我们要求本专利技术即包括单元式设计又包括单体设计。具体实施例方式图1为依据本专利技术实施例的绝缘栅场效应晶体管(IGFET)、MOSFET、超结器件或开关器件或单元10的部分截面图。作为举例，器件10是作为功率集成电路的一部分与逻辑和/或其它元件一起集成进半导体芯片的多个器件中的之一。或者，器件10是集成在一起以形成分立式晶体管器件的多个器件中之一。器件10包括半导体材料区11，其包括，比如n型硅基片12，硅型基片12具有范围在大约0.001至大约0.005欧姆-厘米(ohm-cm)之内的电阻率，并且可掺杂有砷。在所示的实施例中，基片12设置有用于器件10的漏区，漏区连接到导电层13。在基片12内或在基片12上形成半导体层14，且依据本专利技术，半导体层14是n型或p型的并且掺杂的足够轻以致于不影响以下将要描述的槽补偿区的电荷平衡。在一个实施例中，层14是用常规外延生长工艺形成的。在一适用于600伏(volt)器件的实施例中，层14是n型掺杂或p型掺杂，其掺杂浓度是大约1.0×1013原子/厘米3(atoms/cm3)至大约1.0×1014原子/厘米3(atoms/cm3)且厚度是大约40微米至大约60微米。层14厚度的增加或减少依赖于器件10的期望的BVdss额定值。在一可选实施例中，半导体层14包括渐次变化的掺杂分布，其中半导体层14具有较高的接近于基片12的掺杂浓度并逐渐或突然地过渡到较低的浓度，以平衡半导体层14的厚度。其它材料包括硅-锗、硅-锗-碳、掺碳硅、III-V材料或之类的都可用于半导体材料11的主体或其中的一部分。依据本专利技术，器件10进一步包括间隔分开的填充槽、半导体材料填充槽、外延填充区或槽、电荷补偿槽区、深槽电荷补偿区、电荷补偿填充槽或电荷补偿区22。电荷补偿填充槽22包括多个层或多重半导体材料，包括相反导电类型的层，其优选地被一个或多个本征半导体或缓冲半导体层隔开。该本征层，除了其它作用外，起防止或减少相反导电类型层(即，两个电荷层)的内部混杂的作用，而这种内部混杂会对器件10在开态时的导电效率有负面影响。如此处所用到的，电荷补偿通常是指相反导电类型层的总电荷被基本平衡或相等。在一实施例中，填充槽22包括用单晶(即，非多晶的)外延生长工艺形成的半导体材料的多层或叠层。比如，填充槽22包括p型层23，p型层在槽壁或邻近半导体材料体11的表面上、上方或其毗邻形成。本征半导体或缓冲层24在p型层23上、上方或其毗邻形成，n型层26在本征半导体层24上、上方或其毗邻形成，以及本征半导体或缓冲层27在n型层26上、上方或其毗邻形成。本征层24，除了其它作用外，起防止或减少层23和层26的掺杂物相互混杂的作用，这一点，如前所述的一样，改进了器件10的导电效率。本征层27，除了其它作用外，起填充和部分填充槽的作用。对于n沟道器件，以及依据本专利技术，在器件10处于开态时，n型层26提供了从沟道到漏极的主要垂直低电阻电流通道。当器件10处于截止态时，依据本专利技术，p型层23和n型层26相互补偿以提供增加的BVdss特性。应当明白，还可以用附加的n型层和p型层，且它们之间优选地用附加的本征或缓冲层隔开。在一可选实施例中以及如图1所示，电介质层28形成并覆盖最外面(比如，层26和层27)。在一个实施例中，电介质层28填充槽22内的剩余空间。在另一实施例中，电介质层28只部分填充槽22的剩余部分，比如，留下一气隙。作为举例，电介质层28包括氧化物或氮化物或它们的组合。在另一实施例中，电介质层28包括覆盖有薄的多晶硅层的热氧化物，且随之有淀积TEOS层。据观察在一些应用中，覆盖有多晶硅的薄的氧化物减少了来自淀积氧化物的剪应力，因此改进了器件的性能。还应当明白，在热处理的过程中，来自层26和层23的n型和p型掺杂物扩散进缓冲层，这些个别缓冲层可能会也可能不会出现在最终的器件中。然而，当淀积或成形的时候，缓冲层24和/或缓冲层27的掺杂浓度比层23和层26的掺杂浓度低。作为举例，p型层23和n型层26各自的掺杂浓度为大约9.0×1016至大约3.0×1016原子本文档来自技高网...

【技术保护点】
一种半导体器件，其包括：　　　　半导体材料区，其具有第一主表面；　　　　槽补偿区，其在所述半导体材料区内形成并从所述第一主表面延伸，其中所述槽补偿区包括多个相反导电类型的半导体层；　　　　体区，其在所述半导体材料区内形成；　　　　源区，其在所述体区内形成且与所述槽补偿区横向分隔开；　　　　栅结构，其在所述源区和所述槽补偿区之间形成，其中所述栅结构包括导电栅区，所述导电栅区设置为使得当所述器件在工作的时候在所述体区内建立沟道区；以及　　　　沟道连接区，其在所述槽补偿区的上部部分形成，所述沟道连接区设置为使得当所述器件在工作的时候将所述沟道区电连接到所述槽补偿区。

【技术特征摘要】
US 2006-5-30 11/442,7331.一种半导体器件，其包括半导体材料区，其具有第一主表面；槽补偿区，其在所述半导体材料区内形成并从所述第一主表面延伸，其中所述槽补偿区包括多个相反导电类型的半导体层；体区，其在所述半导体材料区内形成；源区，其在所述体区内形成且与所述槽补偿区横向分隔开；栅结构，其在所述源区和所述槽补偿区之间形成，其中所述栅结构包括导电栅区，所述导电栅区设置为使得当所述器件在工作的时候在所述体区内建立沟道区；以及沟道连接区，其在所述槽补偿区的上部部分形成，所述沟道连接区设置为使得当所述器件在工作的时候将所述沟道区电连接到所述槽补偿区。2.如权利要求1所述的器件，其中所述槽填充有多个单晶体外延层，包括具有第一导电类型的第一层，其形成且覆在所述槽的侧壁和下部表面上面；以及具有第二且相反导电类型的第二层，其形成且覆在所述第一层上面。3.如权利要求1所述的器件，其进一步包括掺杂区，所述掺杂区从所述槽补偿区横向延伸进所述半导体材料区且在所述体区之下，其中所述掺杂区和所述体区包括第一导电类型，且其中所述沟道连接区包括第二且相反导电类型。4.如权利要求1所述的器件，其进一步包括在所述源区和所述导电栅区之间形成的轻掺杂源区。5.如权利要求1所述的器件，其中所述半导体材料区包括半导体基片和形成且覆在所述半导体基片上面的半导体层，所述半导体层具有比所述半导体基片低的掺杂浓度。6.如权利要求5所述的器件，其中所述半导体层具有渐次变化的掺杂分布。7.如权利要求5所述的器件，其中所述槽补偿区在所述半导体层内终止，且其中所述器件进一步包括在所述槽补偿区的下部表面邻近形成的掺杂区，所述掺杂区设置为使得当所述器件在工作的时候将所述槽补偿区电连接到所述半导体基片。8.一种形成半导体器件的方...

【专利技术属性】
技术研发人员：杜尚晖，乔丹M格里弗纳，
申请(专利权)人：半导体元件工业有限责任公司，
类型：发明
国别省市：US[美国]