半导体元件及其形成方法技术

本发明专利技术的半导体元件具有半导体衬底；栅极堆叠，位于半导体衬底上；ｎ型轻掺杂源／漏极区，位于半导体衬底中且邻接栅极堆叠，其中ｎ型轻掺杂源／漏极区包括ｎ型杂质；ｎ型重掺杂源／漏极区，位于半导体衬底中且邻接栅极堆叠，其中该ｎ型重掺杂源／漏极区包括ｎ型杂质；预先非晶态注入区，位于半导体衬底中，其中预先非晶态注入区包括后注入区；以及间隙阻挡区，位于半导体衬底中，其中间隙阻挡区的深度大于ｎ型轻掺杂源／漏极区的深度，但小于后注入区的深度。由于本发明专利技术的间隙阻挡区位于后注入区与轻掺杂源／漏极区之间，可降低轻掺杂源／漏极区中磷扩散的问题。此外，因为磷具有高活化率，因此ＭＯＳ元件具有低片电阻。

【技术实现步骤摘要】

本专利技术涉及一种半导体元件，更特别涉及形成具有超浅结的金属氧化物半元件。
技术介绍
由于晶体管的尺寸持续缩小，为了控制短沟道效应，缩减垂直结深度以及抑制杂质横向扩散成为一大挑战。越小的金属氧化物半导体(以下简称MOS)元件，其源/漏极延伸与重掺杂的源/漏极的杂质扩散对其特性的影响越大。特别是源/漏极延伸区的杂质明显扩散至沟道区时，将会使源极与漏极之间产生短沟道效应及漏电流等问题。为解决上述问题，已采用多种方法控制杂质扩散。第一种限制p型或n型杂质扩散的方法如图1所示。在图1中，栅极6形成于衬底2上。n型及/或p型杂质分别注入至n型MOS(以下简称NMOS)元件及/或p型MOS(以下简称PMOS)元件的源/漏极区8以及栅极6。箭头10为上述的离子注入。对NMOS元件来说，可将氮及氟共注入至源/漏极区8；对PMOS元件来说，可将氮及碳共注入至源/漏极区8。氮、碳、氟具有减缓杂质扩散的作用。因此，当MOS元件进行注入后的退火时，杂质扩散受到控制，使源/漏极区8具有较高浓度及较佳轮廓控制。在图2中，于NMOS元件中，控制深源/漏极区16的磷掺杂轮廓的方法。首先形成栅极12于衬底20上，接着离子注入n型杂质如砷以形成轻掺杂源/漏极区(lightly doped source/drain，以下简称LDD)14，再形成侧壁间隔物11。箭头22磷离子注入，用以形成深源/漏极区16，此区域也共注入碳及氟。碳及氟可降低磷扩散并提高磷的浓度，在改善晶体管驱动电流的同时，不会造成短沟道效应。高性能元件需要浅及高活化的LDD区。一般来说，砷的扩散距离短，因此适用于形成LDD区。但砷的活化程度低，因此由砷形成的LDD片电阻高，因而降低元件性能如NMOS元件的驱动电流。另一种常见的n型杂质为磷，其活化程度高但扩散长度长，会影响结深度且明显地扩散至沟道区。综上所述，目前制造集成电路的技术需要新的方法形成浅及高活化的LDD区。
技术实现思路
本专利技术提供一种半导体元件，包括半导体衬底；栅极堆叠，位于半导体衬底上；n型轻掺杂源/漏极区，位于半导体衬底中且邻接栅极堆叠，其中n型轻掺杂源/漏极区包括第一n型杂质；n型重掺杂源/漏极区，位于半导体衬底中且邻接栅极堆叠，其中n型重掺杂源/漏极区包括第二n型杂质；预先非晶态注入区，位于半导体衬底中，其中预先非晶态注入区包括后注入区；以及间隙阻挡区，位于半导体衬底中，其中间隙阻挡区的深度大于n型轻掺杂源/漏极区的深度，但小于后注入区的深度。根据本专利技术的半导体元件，其中所述间隙阻挡区的深度，介于所述n型轻掺杂源/漏极区的深度与所述n型重掺杂源/漏极区的深度之间。根据本专利技术的半导体元件，其中所述间隙阻挡区的深度与所述n型重掺杂源/漏极区的深度实质上相等。根据本专利技术的半导体元件，其中所述间隙阻挡区的深度大于所述n型重掺杂源/漏极区的深度。根据本专利技术的半导体元件，其中所述栅极堆叠下为沟道区，至少部分沟道区不是所述间隙阻挡区。根据本专利技术的半导体元件，其中所述间隙阻挡区的包括碳，其浓度介于约5E14/cm3与约5E15/cm3之间。本专利技术亦提供一种半导体元件的形成方法，包括提供半导体衬底；形成栅极堆叠于半导体衬底上；形成预先非晶态注入区于半导体衬底中，其中预先非晶态注入区包括后注入区；形成间隙阻挡区于半导体衬底中；形成轻掺杂源/漏极区于半导体衬底中且邻接栅极堆叠，其中轻掺杂源/漏极区包括磷，其中间隙阻挡区的深度大于n型轻掺杂源/漏极区的深度，但小于后注入区的深度；以及形成重掺杂源/漏极区于半导体衬底中且邻接栅极堆叠。根据本专利技术的形成方法，其中形成所述间隙阻挡区的步骤包括将碳离子注入至所述轻掺杂源/漏极区与所述重掺杂源/漏极区底部之间的区域。根据本专利技术的半导体元件的形成方法，其中形成所述间隙阻挡区的步骤包括将碳离子注入至与所述重掺杂源/漏极区等深的区域。根据本专利技术的半导体元件的形成方法，其中形成所述间隙阻挡区的步骤包括将碳离子注入至比所述重掺杂源/漏极区更深的区域。由于本专利技术的间隙阻挡区位于后注入区与轻掺杂源/漏极区之间，可降低轻掺杂源/漏极区中磷扩散的问题。此外，因为磷具有高活化率，因此MOS元件具有低片电阻。附图说明图1是已知技术制造MOS元件的方法，其中氮及氟用以阻止n型杂质的扩散，氮及碳用以阻止p型杂质的扩散；图2是已知技术制造MOS元件的方法，在注入磷的区域共注入碳及氟；图3-图8C是本专利技术实施例中，形成NMOS元件的流程剖面图；图9是本专利技术一个较佳实施例的机制；图10是本专利技术一个较佳实施例的结构剖面图；图11是本专利技术一个实施例中，磷浓度对应深度的曲线图；以及图12是本专利技术中，结陡峭度对应结深度的曲线图。其中，附图标记说明如下2、20、40～衬底；6、12、46～栅极；8～源/漏极；10、50～离子注入；11、64～侧壁间隔物；14、60～LDD区；16～深源/漏极区；22～磷离子注入；44～栅极介电层；48～晕状区；52～PAI注入；54～PAI区；55～EOR区；56～间隙阻挡区；66～N+S/D区；68～高间隙浓度区域；70～磷离子注入的LDD区；80～金属硅化区；82～CESL；84～ILD；86～接触插塞；90、92、94～磷分布曲线；D1～PAI区的深度；D2～LDD区的深度；D3～间隙阻挡区的深度；D4～N+S/D区的深度。具体实施例方式在高性能NMOS元件中，源/漏极区较佳具有低片电阻与浅结。然而这两个要求往往是互相矛盾的。为了降低片电阻，必需使用较多的活化杂质，这将使注入区的杂质扩散并增加结深度。在本专利技术较佳实施例中，源/漏极延伸(又称作轻掺杂源/漏极区，简称LDD区)的杂质为磷。在控制磷扩散的情况下，本专利技术较佳实施例的LDD区具有高浓度磷。图3-8C显示本专利技术较佳实施例的工艺剖视图，在不同图中，相同元件以相同标号标示。在图3中，栅极堆叠的栅极介电层44形成于衬底40上，且栅极46形成于栅极介电层44上。衬底40较佳为硅衬底如绝缘层上硅(SOI)结构。此外，衬底40的材质亦可为一般衬底材料如SiGe、SiGe上的应力硅、或其他类似材质。栅极介电层44较佳为氧化物如热氧化物。此外，栅极介电层44亦可为氮化物、氮氧化物、碳氧化物、高介电常数材料、或上述的组合。如本技术人士所知，形成栅极堆叠的方法于衬底40上依序形成栅极介电层与栅极层后，再图案化以形成栅极46与栅极介电层44。在图4中，离子注入p型杂质如硼或铟形成晕状区(pocket/haloregion)48。箭头50为离子注入，其角度较佳小于50度。如本技术人士所知，可导入一种以上的杂质于晕状区48。在较佳实施例中，p型的晕状区48位于接下来形成的LDD区的周边，用以中和扩散的n型杂质。在图5中，以预先非晶态注入(pre-amorphized implantation，以下简称PAI)如箭头52形成PAI区54。PAI区54可降低杂质的穿隧效应，并可活化杂质。在较佳实施例中，PAI利用锗离子。在其他实施例中，PAI利用碳离子。PAI可避免随后注入的杂质穿隧过晶格并扩散超过预定深度。对随后注入的碳离子来说，PAI在的后的退火工艺会再结晶并占住晶格。PAI区的分布极限为后注入区(end of range，以下简称EOR)55，为最本文档来自技高网...

【技术保护点】
一种半导体元件，包括：半导体衬底；栅极堆叠，位于所述半导体衬底上；ｎ型轻掺杂源／漏极区，位于所述半导体衬底中且邻接所述栅极堆叠，其中所述ｎ型轻掺杂源／漏极区包括第一ｎ型杂质；ｎ型重掺杂源／漏极区，位于所述半导 体衬底中且邻接所述栅极堆叠，其中所述ｎ型重掺杂源／漏极区包括第二ｎ型杂质；预先非晶态注入区，位于所述半导体衬底中，其中所述预先非晶态注入区包括后注入区；以及间隙阻挡区，位于所述半导体衬底中，其中所述间隙阻挡区的深度大于所述ｎ 型轻掺杂源／漏极区的深度，但小于所述后注入区的深度。

【技术特征摘要】
US 2006-6-9 60/812,393;US 2006-9-15 11/521,6601.一种半导体元件，包括半导体衬底；栅极堆叠，位于所述半导体衬底上；n型轻掺杂源/漏极区，位于所述半导体衬底中且邻接所述栅极堆叠，其中所述n型轻掺杂源/漏极区包括第一n型杂质；n型重掺杂源/漏极区，位于所述半导体衬底中且邻接所述栅极堆叠，其中所述n型重掺杂源/漏极区包括第二n型杂质；预先非晶态注入区，位于所述半导体衬底中，其中所述预先非晶态注入区包括后注入区；以及间隙阻挡区，位于所述半导体衬底中，其中所述间隙阻挡区的深度大于所述n型轻掺杂源/漏极区的深度，但小于所述后注入区的深度。2.如权利要求1所述的半导体元件，其中所述间隙阻挡区的深度，介于所述n型轻掺杂源/漏极区的深度与所述n型重掺杂源/漏极区的深度之间。3.如权利要求1所述的半导体元件，其中所述间隙阻挡区的深度与所述n型重掺杂源/漏极区的深度实质上相等。4.如权利要求1所述的半导体元件，其中所述间隙阻挡区的深度大于所述n型重掺杂源/漏极区的深度。5.如权利要求1所述的...

【专利技术属性】
技术研发人员：顾克强，聂俊峰，黄立平，王志强，陈建豪，张绚，王立廷，李资良，陈世昌，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]