存储器晶胞、集成电路制造技术

本发明专利技术提供一种非易失性存储器晶胞及其制造方法。非易失性存储器晶胞包括：浮动栅，其位于半导体基底上方；第一电容，其包括第一电极板、浮动栅和电介质，电介质位于第一电极板和浮动栅之间；第二电容，其包括第二电极板、浮动栅和电介质，电介质位于第二电极板和浮动栅之间；第三电容，其包括第三电极板和第四电极板，其中第三电极板和第四电极板分别形成于半导体基底上的不同的金属层中；第一电容的第一电极板包括位于半导体基底中的第一掺杂区和第二掺杂区。非易失性存储器晶胞还包括晶体管，其包括位于半导体基底上方的栅电极，其中晶体管的源／漏极区连接至晶体管的第一掺杂区。

【技术实现步骤摘要】

本专利技术涉及一种半导体元件，特别涉及一种存储器晶胞，且更特别涉及一种非易失性存储器晶胞(non-volatile memory cell)的结构及其制造方法。
技术介绍
非易失性存储器可将保存的信息储存于存储器晶胞中，甚至当电源关闭 时，信息仍能储存于存储器晶胞中。非易失性存储器的制造，典型的可利用 标准互补式金氧半晶体管为主的逻辑处理(standard CMOS-based logic process)作为起始制造步骤。接着，在逻辑处理中加上额外的处理步骤来制造 非易失性存储器。上述额外的处理步骤例如为包括沉积第二多晶硅和调整掺 杂不纯物的接面等步骤。将非易失性存储器的特殊处理与标准CMOS 为主的逻辑处理结合导致增加了复杂度。相反地，嵌入式(embedded)非易失 性存储器的技术通常落后于先进的逻辑处理几个时代(generation)。为了达到 系统芯片(system-on-chip， SOC)的嵌入非易失性存储器的需求，通常设计团队 别无选择，只能接受通常落后于现今先进的标准逻辑处理两或三个时代的逻 辑处理，且其处理中需额外增加七至八层掩模。该先前技术不仅典型地增加 了芯片成本，而且降低了最先进逻辑处理可达到的快速且最佳的效果。同样地，由于循环地操作非易失性存储器会导致二氧化硅质量的下降， 先前技术会使非易失性存储器晶胞的元件受到较高的写入(program)和抹除 (erase)电压，典型地加速二氧化硅质量的下降，因此降低了非易失性存储器 晶胞的性能及可靠度。非易失性存储器结构及制造方法因此被探索出来以解决上述问题。美国 专利号第6,788,574号专利公开了一种非易失性存储器晶胞400。图1表示俯 视图。非易失性存储器晶胞400包括隧道电容(timnelingcapadtor)406、耦合 电容(coupling capacitor)402和读取晶体管404。上述三个元件共享一个共享 浮动栅(floating gate)408。耦合电容402和隧道电容406的薄板面对于浮动栅408，耦合电容402和隧道电容406的薄板分别利用连接金氧半晶体管(MOS) 的源/漏极而形成。晶体管404利用浮动栅408做为栅极。结合隧道电容406 的耦合电容402形成可操作的储存电荷元件，以帮助写入(program)和抹除 (emse)储存于非易失性存储器晶胞400中的数据。因此，写入/抹除动作于电 源关闭后仍能保留储存数据，当存储器电源接通后，读取动作可允许检测之 前储存的数据。在读取动作期间，利用读取晶体管404检测储存的数据。在一个实施例中，非易失性存储器的写入和抹除动作可利用电子穿遂过 隧道电容406以进入和移出浮动栅408而达成，从而改变存储器晶胞的电荷 储存状态。举例来说，为了写入非易失性存储器晶胞400，要在节点410上 外加正电压，且同时节点412接地。由于耦合电容402和隧道电容406的电 容值耦合，隧道电容406的两边产生了大幅度的电压下降，导致其两薄板之 间产生大电场。当电场高到足以产生FN穿隧效应(FowlerNordheimtuneling) 时，电子可从主动区414穿过位于浮动栅408与其下的主动区414之间的絶 缘材料，且注入浮动栅408。相反地，在节点412上外加正电压且同时将节点410接地，位于浮动栅 408中的电子可穿隧出浮动栅408，因此降低了位于浮动栅中的负电荷。然而，如图l所示的非易失性存储器晶胞400具有一些缺点。非易失性 存储器晶胞400并未与位于同一存储器阵列中的其它存储器晶胞隔开，因此 位于同一存储器阵列中的非易失性存储器晶胞会互相影响。假设存储器晶胞 处于晶体管404开启的状态，在读取同一存储器阵列中其它的非易失性存储 器晶胞的期间，电流会持续地流过晶体管404。对于存储器阵列来说，不希 望出现此电流，且会把此电流视为漏电。为了降低漏电，每一个存储器晶胞 优选包含逻辑电路以控制其操作。结果增加了包含存储器晶胞和逻辑电路的 芯片总面积。典型地，总面积可变大500,2。此外，在写入和抹除动作期间， 所有的电子穿隧过同一个隧道电容406。不仅影响了存储器晶胞的可靠度， 而且增加了过度写入(over-programming)和/或过度抹除(over-erasing)的可能 性。因此有需要一种改良过的非易失性存储器晶胞，其具有较低的漏电和较 小的芯片面积。
技术实现思路
为实现专利技术的上述目的，本专利技术提供一种非易失性存储器晶胞，包括 浮动栅，其位于半导体基底上方；第一电容，其包括第一电极板、上述浮动栅和电介质，上述电介质位于上述第一电极板和上述浮动栅之间，上述第一 电极板包括第一掺杂区和第二掺杂区，上述第一掺杂区和上述第二掺杂区位于上述半导体基底中；第二电容，其包括第二电极板、上述浮动栅和电介质， 上述电介质位于上述第二电极板和上述浮动栅之间；第三电容，其包括第三 电极板和第四电极板，上述第三电极板和上述第四电极板分别形成于上述半 导体基底上的不同的金属层中，并且上述第三电容与上述浮动栅电连接，上 述非易失性存储器晶胞进一步包括晶体管，该晶体管包括栅极，其位于上 述半导体基底上方；第一源/漏极区和第二源/漏极区，其大体上对准于上述 栅极的两相对侧壁，上述第二源/漏极区连接至上述第一电容的上述第一掺杂 区。本专利技术所述的存储器晶胞，其中上述晶体管为NMOS晶体管，上述第一 源/漏极区和上述第二源/漏极区形成于上述半导体基底中的P型阱区。本专利技术所述的存储器晶胞，其中上述晶体管为PMOS晶体管，上述第一 源/漏极区和上述第二源/漏极区形成于上述半导体基底中的N型阱区。本专利技术所述的存储器晶胞，其中上述第三电容具有的电容值为上述第一 电容的电容值的0.1倍至1000倍。本专利技术所述的存储器晶胞，其中上述第二电容的第二电极板包括第三掺 杂区和第四掺杂区，上述第三掺杂区和上述第四掺杂区位于上述栅极的相对 侧边上，上述第三掺杂区和上述第四掺杂区以导电物互相连接。本专利技术所述的存储器晶胞，其中上述第三掺杂区和上述第四掺杂区分别 包括金属，上述金属选自包含P型材料和N型材料的族群。本专利技术所述的存储器晶胞，其中上述晶体管的上述栅极连接至存储器阵 列的选择线。本专利技术所述的存储器晶胞，其中上述第三电容具有金属-絶缘体-金属的 电容结构。为实现专利技术的另一目的，本专利技术提供一种集成电路，包括非易失性存储器晶胞，该非易失性存储器晶胞包括第一主动区和第二主动区，其位于半 导体基底中；第一介电层，其位于上述第一主动区上方；第二介电层，其位 于上述第二主动区上方；第一导体，其跨越上述第一主动区和上述第二主动 区，上述第一导体和上述第一主动区被上述第一介电层隔开，上述第一导体 和上述第二主动区被上述第二介电层隔开；上述第一主动区和上述第二主动 区分别包括第一掺杂区和第二掺杂区，上述第一掺杂区和上述第二掺杂区位 于上述第一导体的两相对侧壁，位于上述第二主动区的上述第一掺杂区和上 述第二掺杂区互相连接；第三介电层，其位于上述第一主动区上方；第二导 体，其位于上述第三介电层上方；第一源/漏极区和第二源/漏极区，其位于 上述半导体基底中，且大体上对准于上述第二导体的两相对侧壁，上述第二 源/漏极区与上述第一主动区中本文档来自技高网...

【技术保护点】
一种存储器晶胞，其特征在于，包括：半导体基底；浮动栅，其位于上述半导体基底上方；第一电容，其包括第一电极板、上述浮动栅和电介质，上述电介质位于上述第一电极板和上述浮动栅之间，上述第一电极板包括第一掺杂区和第二掺杂区，上述第一掺杂区和上述第二掺杂区位于上述半导体基底中；第二电容，其包括第二电极板、上述浮动栅和电介质，上述电介质位于上述第二电极板和上述浮动栅之间；第三电容，其包括第三电极板和第四电极板，上述第三电极板和上述第四电极板分别形成于上述半导体基底上的不同的金属层中，并且上述第三电容与上述浮动栅电连接；以及晶体管，其包括：栅极，其位于上述半导体基底上方；第一源／漏极区和第二源／漏极区，其大体上对准于上述栅极的两相对侧壁，上述第二源／漏极区连接至上述第一电容的上述第一掺杂区。

【技术特征摘要】
US 2006-7-10 11/483,9161.一种存储器晶胞，其特征在于，包括半导体基底；浮动栅，其位于上述半导体基底上方；第一电容，其包括第一电极板、上述浮动栅和电介质，上述电介质位于上述第一电极板和上述浮动栅之间，上述第一电极板包括第一掺杂区和第二掺杂区，上述第一掺杂区和上述第二掺杂区位于上述半导体基底中；第二电容，其包括第二电极板、上述浮动栅和电介质，上述电介质位于上述第二电极板和上述浮动栅之间；第三电容，其包括第三电极板和第四电极板，上述第三电极板和上述第四电极板分别形成于上述半导体基底上的不同的金属层中，并且上述第三电容与上述浮动栅电连接；以及晶体管，其包括栅极，其位于上述半导体基底上方；第一源/漏极区和第二源/漏极区，其大体上对准于上述栅极的两相对侧壁，上述第二源/漏极区连接至上述第一电容的上述第一掺杂区。2. 如权利要求1所述的存储器晶胞，其特征在于，上述晶体管为NMOS 晶体管，上述第一源/漏极区和上述第二源/漏极区形成于上述半导体基底中的P型阱区。3. 如权利要求1所述的存储器晶胞，其特征在于，上述晶体管为PMOS 晶体管，上述第一源/漏极区和上述第二源/漏极区形成于上述半导体基底中 的N型阱区。4. 如权利要求1所述的存储器晶胞，其特征在于，上述第三电容具有的 电容值为上述第一电容的电容值的O.l倍至1000倍。5. 如权利要求1所述的存储器晶胞，其特征在于，上述第二电容的第二 电极板包括第三掺杂区和第四掺杂区，上述第三掺杂区和上述第四掺杂区位 于上述栅极的相对侧边上，上述第三掺杂区和...

【专利技术属性】
技术研发人员：徐德训，林咏涛，林春荣，叶壮格，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[]