一种内存芯片级封装导线架制造技术

本发明专利技术提出一种内存芯片级封装导线架。该导线架的多条引脚中，至少有一对Ｖ↓［ＤＤ］引脚与一对Ｖ↓［ＳＳ］引脚的外部引脚分别位于该导线架平行相对的第一、第三侧，该对Ｖ↓［ＤＤ］引脚与该对Ｖ↓［ＳＳ］引脚的内部引脚分别连通形成与该第一、第三侧相垂直的两条线段。其它引脚的外部引脚则全部或多数分别位于该导线架平行相对的第二、第四侧，该其它引脚的内部引脚分别位于该两条线段与该第二、第四侧之间。该Ｖ↓［ＤＤ］与该Ｖ↓［ＳＳ］引脚外部引脚的面积是其它引脚外部引脚的至少１．８倍；该Ｖ↓［ＤＤ］与该Ｖ↓［ＳＳ］引脚的外部引脚与其相邻外部引脚的间距是其它引脚相邻外部引脚间距的至少２倍。

【技术实现步骤摘要】

本专利技术涉及芯片级封装的导线架，尤其指一种内存芯片的芯片级封装导 线架。
技术介绍
由于各种电子产品日趋复杂与轻薄短小，为了配合这种趋势，芯片的封装也开始广泛采用所谓的芯片尺寸封装或芯片级封装(chip scale package, CSP )。才艮才居EIA ( Electronic Industries Association)的IPC (Interconnecting and Packaging electronic Circuit)定义，芯片级封装是指封装后封胶体的面积小于 1.2倍的芯片尺寸，并可直接利用表面祐着技术加工的封装(direct surface mountable )。芯片级封装有多种形式，其中所谓导线架型(leadframe-based)芯片级封 装，是以导线架为芯片的支撑，非常适合高频(在400 MHz以上)、低脚数 (100以下)的应用，像是手机的通讯芯片、数字信号处理芯片、以及内存芯非常类似或相同，所以在良率与成本上也有优势。随着中央处理器的运算速度越来越高，相对的内存芯片的处理速度也跟 着要求越来越高。在这种趋势之下，用于内存芯片级封装的导线架却多还保 持传统的形式，因而有以下的一些缺点。首先，传统的内存芯片级封装导线 架对于提供内存芯片电力的Vdd引脚与提供接地的Vss引脚的处理，和其它的 引脚没有什么不同。通常Vdd引脚、Vss引脚、以及其它引脚的外部引脚是一 起安排在导线架相对的两侧，而且所有这些引脚的间距(gap)都是相同的。 这使得封装过程中稍有不慎,就可能造成VDD引脚或Vss引脚与其它引脚的短 路，使得封装制程的良率下降。此外，内存芯片的处理速度越高，所需要的功率也通常越大。但是在传统的内存芯片级封装导线架里，VDD引脚与Vss引脚的内部引脚的线径(pitch) 以及衔接外部电路的外部引脚的面积也和其它31脚一样，这意味着传统的内 存芯片级封装导线架所能承受、提供的功率受到一定的限制。因此,要推动 内存芯片以更高速运转，导线架的Vdd引脚与Vss引脚必须有不同的设计。
技术实现思路
鉴于上述问题，本专利技术提出一种内存芯片级封装的导线架，以提供高速 内存芯片运作所需的更大功率，更能提高内存芯片封装制程的良率。本专利技术所提出的导线架最主要特征是至少有一对VDD引脚与一对vss引脚的外部引脚分别位于该导线架平行相对的第一、第三侧，其它引脚的外部 引脚则全部或多数分别位于该导线架平行相对的第二、第四侧。这里所称的 第一、二、三、四侧是沿着导线架的边缘以顺时针方向的顺序加以编号的。通过将Vdd引脚与Vss引脚的位置、间距和其它全部或多数引脚进行区别处 理，以提供更大的接触面积与间距。该Voo与该Vss引脚的外部引脚尺寸至少 为0.4x1.15mm,或其面积为其它引脚的外部引脚的至少1.8倍；该VoD与该 Vss引脚的外部引脚与其相邻外部引脚的间距至少为l.Omm,或为其它引脚相 邻外部引脚间距的至少2倍。该对VDD引脚与该对Vss引脚的内部引脚分别连通形成与该第一、第三侧相垂直的两条线段。其它引脚的内部引脚分别位于该两条线段与该第二、第 四侧之间。本专利技术所提出的导线架可以进一步包括一个第二 VDD引脚与一个第二 Vss引脚，其外部引脚分别位于该第二、第四侧，其内部引脚则分别与该两条 线段连通。该第二VoD、 Vss引脚的内部引脚的线径为其它引脚的至少2.5倍。与现有技术相比，本专利技术具有以下优点本专利技术提出一种内存芯片级封装的导线架,其通过将VDD引脚与Vss引脚 和其它全部或多数的引脚予以分离，使导线架的Vdd引脚与Vss引脚的外部引 脚可以具有更大的面积与间距，从而为高速内存芯片提供运作所需的更大功 率，同时能进一步提高内存芯片封装制程的良率。附图说明图1为根据本专利技术一实施例的导线架用于内存芯片的芯片级封装后的内部俯^f见示意图；图2为图1的芯片级封装的外部仰视示意图。 主要组件符号说明如下 1 60 引脚100 内存芯片 110 胶带120 焊垫 130 导线具体实施方式本专利技术提出一种内存芯片级封装的导线架，以提供高速内存芯片运作所 需的更大功率，其更能提高内存芯片封装制程的良率。本专利技术对于该导线架 所适用的封装制程、内存芯片采用的规格或技术、以及封装完成后的形式都 不特别设限。图1为根据本专利技术一实施例的导线架用于内存芯片(例如512M的DDRI1 内存)的芯片级封装后的内部俯视示意图。为了筒化起见，内存芯片100是 以实线框表示其位置，翁连内存芯片100与导线架的胶带110则是以虛线框 表示其位置，内存芯片100的焊垫(bond pad )120是通过导线130的打线(wire bonding)来与导线架的适当引脚建立电性连接。图中的导线架共包括60只引 脚1 60,但其仅为一个具体实施例，本专利技术同样适用于其它引脚数的导线架。每一条引脚可以分为封装后包覆于封胶体内的内部引脚与暴露于封胶体 外的外部引脚两个部分。图1所示为封胶体内部的情形，所以都是引脚1 60 的内部引脚。外部引脚可以由图2所示的外部仰视示意图看出。本导线架和 传统导线架一样，呈矩形。该矩形一组平行相对的两侧，以下分别称为第一、 第三侧，另一组平行相对的两侧，以下则分别称为第二、第四側。如图1、图2所示，本专利技术所提出的导线架最主要特征是至少有一对vdd引脚59、 32与一对Vss引脚2、 29的外部引脚分别位于该导线架平行相对的 第一、第三侧，其它引脚的外部引脚则全部或多数分别位于该导线架另一组 平行相对的第二、第四側。如图所示，还可以有额外的Vdd引脚(例如引脚1、 30)或Vss引脚(例如60、 31)也分别4立于第一、第三侧。通过将VDD引脚与Vss引脚和其它全部或多数的引脚予以分离，本专利技术的导线架的Vdd引脚与Vss引脚的外部引脚可以具有更大的面积与间距。根振末 专利技术，位于第一、三侧的Vdd与Vss引脚的外部引脚面积(Llxb2)是其它引 脚(非Vdd与Vss引脚)外部引脚面积(Lxb)的至少1.8倍，或者其尺寸至 少为0.4x1.15 mm (b2^0.4 mm, L1^1.15mm)。同样才艮据本专利技术，Vdd引脚 的外部引脚与其相邻外部引脚的间距(例如Vdd引脚59和相邻的引脚60的 间距e2)至少要有l.Omm,或是其它非Vdd与Vss引脚的间距e的至少2倍。 同样地，Vss引脚的外部引脚与其相邻外部引脚的间距(例如Vss引脚29和 相邻的引脚30的间距e2)至少为l.Omm,或是其它非Vd。与Vss引脚的间距 e的至少2倍。Vdd引脚59、 32的内部引脚是彼此连通且形成与第一、第三侧相垂直、 而与相邻的第二侧平行的线段，另外，Vdd引脚1、 30的内部引脚也是彼此连 通且形成与第一、第三侧相垂直、而与相邻的第四侧平行的线段。相对地， V化引脚2、 29的内部引脚是彼此连通且形成与第一、第三侧相垂直、而与相 邻的第四側平行的线段，另外，Vss引脚60、 31的内部引脚也是彼此连通且 形成与第一、第三侧相垂直、而与相邻的第二侧平行的线段。这些线段由于 弯折少，线径还可以适当的放大，所以可以承载更大的功率。此外，如图1所示，本专利技术的导线架可以进一步在第二、四侧提供至少 一只額外的本文档来自技高网...

【技术保护点】
一种内存芯片级封装导线架，该导线架的边缘依顺时针方向至少包括平行相对的第一侧与第三侧、平行相对的第二侧与第四侧，该导线架至少包括多条引脚，每一条该引脚分为封装后包覆于封胶体内的内部引脚与外露于封胶体外的外部引脚，其特征在于，该多条引 脚中，至少一对Ｖ↓［ＤＤ］引脚的外部引脚分别位于该导线架的该第一、第三侧，该对Ｖ↓［ＤＤ］引脚的内部引脚相连通且形成与该第一、第三侧相垂直、以及与该第二侧相邻平行的第一线段；该多条引脚中，至少一对Ｖ↓［ＳＳ］引脚的外部引脚分别位于该 导线架的该第一、第三侧，该对Ｖ↓［ＳＳ］引脚的内部引脚相连通且形成与该第一、第三侧相垂直、以及与该第四侧相邻平行的第二线段；该多条引脚中其它引脚的外部引脚至少分布于该第二、第四侧；以及该多条引脚中其它引脚的内部引脚分别位于该 第一线段与该第二侧之间、以及该第二线段与该第四侧之间。

【技术特征摘要】
1、 一种内存芯片级封装导线架，该导线架的边缘依顺时针方向至少包括 平行相对的第一側与第三侧、平行相对的第二侧与第四侧，该导线架至少包 括多条引脚，每一条该引脚分为封装后包覆于封胶体内的内部引脚与外露于 封胶体外的外部引脚，其特征在于，该多条引脚中，至少一对VDD引脚的外部引脚分别位于该导线架的该第一、第三侧，该对VDD引脚的内部引脚相连通且形成与该第一、第三侧相垂直、以及与该第二侧相邻平行的第一线段；该多条引脚中，至少一对Vss引脚的外部引脚分别位于该导线架的该第一、第三侧，该对Vss引脚的内部引脚相连通且形成与该第一、第三侧相垂直、以及与该第四侧相邻平行的第二线段；该多条引脚中其它引脚的外部引脚至少分布于该第二、第四侧；以及 该多条引脚中其它引脚的内部引脚分别位于该第一线段与该第二側之间、以及该第二线段与该第四侧之间。2、 如权利要求1所述的内存芯片级封装导线架，其特征在于，该其它引 脚中至少一条位于该对VDD引脚的外部引脚与该第二側之间的该导线架边缘 上。3、 如权利要求1所述的内存芯片级封装导线架，其特征在于，该其它引 脚中至少一条位于该对Vss引脚的外部引脚与该第四側之间的该导线架边缘上。4、 如权利要求1所述的内存芯片级封装导线架，其特征在于，该vdd引至少2倍。5、 如权利要求1所述的内存芯片级封装导线架，其特征在于，该Vss引至少2倍。6、如权利要求l所述的内存芯片级封装导线架，其特征在于，拔Vdd引 脚的外部引脚与其相邻外部引脚的间...

【专利技术属性】
技术研发人员：张弘立，何思学，黄启芳，
申请(专利权)人：泰特科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]