一种面向高速数据传输的可编程通用接口电路制造技术

本发明专利技术提供一种面向高速数据传输的可编程通用接口电路，包括可编程延时单元、延时自校准单元、串并转换器、数据恢复单元、时钟生成器和时钟对齐电路，可实现时钟和数据的精确相移、数据串并转换、边沿检测、数据恢复等功能，采用4个时钟相位和2个数据采样组合的方式实现一个时钟周期内对数据的8次采样，从而选择最佳采样点。本发明专利技术可在温度和电压变化、抖动等情况下实时更新最佳采样点位置，有效减小数据抖动，提高采样质量，最高采样频率可达到1.25Gbps。1.25Gbps。1.25Gbps。

【技术实现步骤摘要】
一种面向高速数据传输的可编程通用接口电路


[0001]本专利技术涉及一种面向高速数据传输的可编程通用接口电路，属于集成电路


技术介绍

[0002]随着现场可编程门阵列(以下简称FPGA)器件技术的日益成熟，已经在集成电路领域中占有重要地位。对于FPGA的数据传输速率需求也由传统的低速发展到了高速传输，在数据传输过程中，时钟采样的稳定性至关重要，因此需要设计专用的高速数据传输的通用接口电路。
[0003]传统通用接口电路中时钟对数据采样都是在一个时钟周期内只能进行上升沿或下降沿采样，时钟频率与数据传输速率一致，对每个数据只能进行一次采样，并且采样点是固定的，采样点极易在温度、电压等因素的影响下发生漂移，无法满足数据高速传输情况下对数据采样的稳定性要求。因此，必须针对数据高速传输的情况设计面向高速数据传输的通用接口电路。根据温度、电压等因素实时进行判断并更新采样点位置，在一个时钟周期内可对两个数据分别进行四次采样，时钟频率为数据传输速率的一半，显著降低了对FPGA内部电路的运行速度要求，并且具有更高的稳定性和更低的功耗，满足高速数据传输应用的需求。

技术实现思路

[0004]本专利技术解决的技术问题为：克服现有技术的不足，针对高速数据传输过程中的信号采样需求，提供一种面向高速数据传输的可编程通用接口电路，随着温度和电压的变化、抖动，实时更新最佳采样点位置，有效减小采样过程中不必要的数据抖动，实现对高速数据的最佳采样。
[0005]本专利技术解决的技术方案为：一种面向高速数据传输的可编程通用接口电路，包括：差分输出缓冲器、第一可编程延时单元、第二可编程延时单元、延时自校准单元、第一串并转换器、第二串并转换器、数据恢复单元、时钟生成器和时钟对齐电路，输入输出时钟缓冲器、全局时钟缓冲器；
[0006]延时自校准单元接收时钟生成器输出的参考时钟REFCLK，对第一可编程延时单元和第二可编程延时单元的延时精度进行标定；
[0007]差分输出缓冲器对外部输入的一对正反相位的数据进行缓冲处理输出两路数据，将反向数据输出至第二可编程延时单元、另外一路数据输出至第一可编程延时单元；
[0008]第一可编程延时单元、第二可编程延时单元分别对输入的数据进行0延时和45
°
延时处理，延时后的数据分别输出至第一串并转换器以及第二串并转换器；
[0009]第一串并转换器、第二串并转换器利用输入输出时钟缓冲器输出的两个时钟信号OCLKIN、CLKIN分别对接收的延时后的数据进行采样，并分别将采样后的数据发送给寄存器单元；
[0010]寄存器单元对接收的采样后的数据寄存至少一个时钟周期后，输出数据给数据恢复单元；此处的时钟周期为全局时钟缓冲器输出的时钟信号GCLKDIVIN的周期；
[0011]数据恢复单元接收来自寄存器单元的输出数据和全局时钟缓冲器输出的时钟信号，对第一串并转换器和第二串并转换器的采样点进行边沿检测，输出相位调整信号PHASE_AD发送给时钟生成器，时钟生成器对时钟相位进行精确调整后通过全局时钟缓冲器输出时钟信号GCLKDIVIN发送给数据恢复单元，由数据恢复单元找到时钟最佳采样点并输出给FPGA；
[0012]时钟生成器接收外部输入的时钟信号CLKIN、时钟对齐电路输出的对齐信号ALIGN和数据恢复单元输出的相位调整信号PHASE_AD，输出参考时钟信号REFCLK发送到延时自校准单元，输出时钟信号IOCLK90、IOCLK发送给输入输出时钟缓冲器、时钟信号GCLK、时钟信号GCLKDIV发送给全局时钟缓冲器；
[0013]输入输出时钟缓冲器接收时钟生成器输出的时钟信号IOCLK90、IOCLK，生成时钟信号OCLKIN、CLKIN发送给第一串并转换器、第二串并转换器和时钟对齐电路；
[0014]全局时钟缓冲器接收时钟生成器输出的全局时钟信号GCLK、全局时钟分频信号GCLKDIV进行缓冲后分别生成时钟信号GCLKIN、GCLKDIVIN将时钟信号GCLKIN发送给数据恢复单元、时钟对齐电路和寄存器电路；将时钟分频信号GCLKDIVIN发送给时钟对齐电路和数据恢复单元；
[0015]时钟对齐电路接收时钟信号OCLKIN、时钟信号CLKIN、缓冲器时钟信号GCLKIN和缓冲器时钟信号GCLKDIVIN，输出对齐信号ALIGN发送给时钟生成器。
[0016]优选的，输入输出时钟缓冲器输出的生成时钟信号OCLKIN、CLKIN为频率一致，相位相差90
°
的时钟信号。
[0017]优选的，时钟信号GCLKIN与时钟信号OCLKIN、时钟信号CLKIN的频率相同。
[0018]优选的，时钟信号GCLKDIVIN的频率小于时钟信号GCLKIN的频率。
[0019]优选的，时钟信号GCLKDIVIN频率为时钟信号GCLKIN频率的两倍且相位对齐。
[0020]优选的，第一可编程延时单元、第二可编程延时单元结构形式相同，均包括31个具有标定分辨率的缓冲器和1个选择器；
[0021]所有缓冲器串联构成延时链，延时链中第一个缓冲器的输入端与差分输出缓冲器的输出端和选择器的第一输入端相连，上述第一个缓冲器的输出端与延时链中第二个缓冲器的输入端和选择器第二输入端相连，上述第二个缓冲器的输出端与第三个缓冲器的输入端和选择器的第三输入端相连，以此类推；
[0022]选择器的第一输入端与差分输出缓冲器的输出信号DATAIN相连，第二输入端与第一缓冲器的输出端相连，第三输入端与第二缓冲器的输出端相连，以此类推，在选通信号的控制下，将输出信号发送给对应的第一串并转换器或第二串并转换器。
[0023]优选的，所述第一串并转换器、第二串并转换器的结构形式相同，均包括第一差分输出缓冲器、第二差分输出缓冲器以及12个触发器；
[0024]每三个触发器组成一组触发器单元，每组触发器单元中的第一个触发器的数据输入端均与对应的第一可编程延时单元或第二可编程延时单元的输出端相连，第一个触发器的输出端串联该组内第二个触发器的数据输入端，依此类推，第三个触发器的输出端与寄存器电路的输入端相连；四组触发器单元中的第三个触发器的时钟输入端均与第一差分输
出缓冲器的CLK输出端相连；
[0025]四组触发器单元中的第一个触发器的时钟输入端分别连接第一差分输出缓冲器的CLK输出端和CLKB输出端、第二差分输出缓冲器的OCLK输出端和OCLKB输出端；与第一差分输出缓冲器的CLKB输出端、第二差分输出缓冲器OCLKB输出端相连的两组触发器单元中的第二个触发器时钟输入端连接第二差分输出缓冲器的OCLK输出端，另外两组的第二个触发器时钟输入端连接第一差分输出缓冲器的CLK输出端。
[0026]优选的，寄存器电路包括8个触发器；
[0027]每个触发器的数据输入端均与第一串并转换器、第二串并转换器的一个输出端连接，时钟输入端与全局时钟缓冲器的输出端相连，输出端与数据恢复单元的输入端相连。本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种面向高速数据传输的可编程通用接口电路，其特征在于包括：差分输出缓冲器、第一可编程延时单元、第二可编程延时单元、延时自校准单元、第一串并转换器、第二串并转换器、数据恢复单元、时钟生成器和时钟对齐电路，输入输出时钟缓冲器、全局时钟缓冲器；延时自校准单元接收时钟生成器输出的参考时钟REFCLK，对第一可编程延时单元和第二可编程延时单元的延时精度进行标定；差分输出缓冲器对外部输入的一对正反相位的数据进行缓冲处理输出两路数据，将反向数据输出至第二可编程延时单元、另外一路数据输出至第一可编程延时单元；第一可编程延时单元、第二可编程延时单元分别对输入的数据进行0延时和45
°
延时处理，延时后的数据分别输出至第一串并转换器以及第二串并转换器；第一串并转换器、第二串并转换器利用输入输出时钟缓冲器输出的两个时钟信号OCLKIN、CLKIN分别对接收的延时后的数据进行采样，并分别将采样后的数据发送给寄存器单元；寄存器单元对接收的采样后的数据寄存至少一个时钟周期后，输出数据给数据恢复单元；此处的时钟周期为全局时钟缓冲器输出的时钟信号GCLKDIVIN的周期；数据恢复单元接收来自寄存器单元的输出数据和全局时钟缓冲器输出的时钟信号，对第一串并转换器和第二串并转换器的采样点进行边沿检测，输出相位调整信号PHASE_AD发送给时钟生成器，时钟生成器对时钟相位进行精确调整后通过全局时钟缓冲器输出时钟信号GCLKDIVIN发送给数据恢复单元，由数据恢复单元找到时钟最佳采样点并输出给FPGA；时钟生成器接收外部输入的时钟信号CLKIN、时钟对齐电路输出的对齐信号ALIGN和数据恢复单元输出的相位调整信号PHASE_AD，输出参考时钟信号REFCLK发送到延时自校准单元，输出时钟信号IOCLK90、IOCLK发送给输入输出时钟缓冲器、时钟信号GCLK、时钟信号GCLKDIV发送给全局时钟缓冲器；输入输出时钟缓冲器接收时钟生成器输出的时钟信号IOCLK90、IOCLK，生成时钟信号OCLKIN、CLKIN发送给第一串并转换器、第二串并转换器和时钟对齐电路；全局时钟缓冲器接收时钟生成器输出的全局时钟信号GCLK、全局时钟分频信号GCLKDIV进行缓冲后分别生成时钟信号GCLKIN、GCLKDIVIN将时钟信号GCLKIN发送给数据恢复单元、时钟对齐电路和寄存器电路；将时钟分频信号GCLKDIVIN发送给时钟对齐电路和数据恢复单元；时钟对齐电路接收时钟信号OCLKIN、时钟信号CLKIN、缓冲器时钟信号GCLKIN和缓冲器时钟信号GCLKDIVIN，输出对齐信号ALIGN发送给时钟生成器。2.根据权利要求1所述的一种面向高速数据传输的可编程通用接口电路，其特征在于：输入输出时钟缓冲器输出的生成时钟信号OCLKIN、CLKIN为频率一致，相位相差90
°
的时钟信号。3.根据权利要求1所述的一种面向高速数据传输的可编程通用接口电路，其特征在于：时钟信号GCLKIN与时钟信号OCLKIN、时钟信号CLKIN的频率相同。4.根据权利要求1所述的一种面向高速数据传输的可编程通用接口电路，其特征在于：时钟信号GCLKDIVIN的频率小于时钟信号GCLKIN的...

【专利技术属性】
技术研发人员：赫彩，陈雷，孙华波，倪劼，郭琨，杨佳奇，王科迪，吕小龙，甄淑琦，单程奕，李程，
申请(专利权)人：北京微电子技术研究所，
类型：发明
国别省市：