一种准双栅MOS晶体管的制备方法技术

本发明专利技术提供一种准双栅ＭＯＳ晶体管及其制备方法，属于半导体集成电路制造技术领域。该准双栅ＭＯＳ晶体管的特征在于，包括一在半导体衬底之上的埋置绝缘层，所述埋置绝缘层呈凹形结构；半导体源区和漏区分别嵌入所述凹形结构埋置绝缘层的两个突起内侧，而沟道区位于埋置绝缘层中央凹陷处，所述半导体沟道区两端分别与所述源区和漏区相连；栅介质层位于半导体沟道区之上；栅电极位于栅介质层之上；栅电极侧墙介质层位于栅电极两侧，所述沟道区的上部轻掺杂或未掺杂，其下部重掺杂；准栅电极通过接触孔与沟道区的重掺杂区相连。与现有类似的准双栅ＭＯＳ晶体管相比，本发明专利技术ＭＯＳ晶体管的偏置电压所受限制减小，寄生效应也大为降低。

【技术实现步骤摘要】

本专利技术属于半导体集成电路及其制造
，尤其涉及一种准双栅M0S晶体管 (M0SFET)及其制备方法。
技术介绍
自集成电路专利技术以来，其性能一直稳步提高。性能的提高主要是通过不断縮小集成电 路器件的尺寸来实现的。目前，集成电路器件的特征尺寸已縮小到纳米尺度。在此尺度下， 各种基本的和实际的限制开始出现，使得建立在硅平面CMOS技术之上的集成电路技术的 发展正遭受前所未有的挑战。 一般认为，经过努力，CMOS技术仍有可能推进到20纳米甚 至10纳米技术节点，但在45纳米节点之后，传统的平面CMOS技术将很难进一步发展， 新的技术必须适时产生。因此近年来，集成电路新技术的研发活动在世界范围内都非常活 跃。在所提出的各种新技术当中，多栅MOS器件技术被认为是最有希望在亚45纳米节点 后得到应用的技术。这是因为，与传统单栅器件相比，多栅器件具有更强的短沟道抑制能 力，更好的亚阈特性、更高的驱动能力以及能带来更高的电路密度。目前，双栅MOS器件技术被认为是最有希望在亚45纳米节点后得到应用的技术。与 传统单栅器件相比，双栅器件具有更强的短沟道抑制能力，更好的亚阈特性、更高的驱动 能力以及能带来更高的电路密度。双栅MOS晶体管通常在结构上由两种形式， 一种是以FinFET为代表，其特征是， 器件的体区(沟道区)垂直于硅片的表面，另一种为平面型，其特征为体区(沟道区)仍 然平行于硅片的表面。前者，自对准工艺易实现，但器件性能以及均匀性较差，而后者能 使器件获得高性能和高均匀性，但制备工艺复杂，自对准工艺难以实现。
技术实现思路
本专利技术的目的是提供一种可采用自对准工艺制备的准双栅MOS晶体管，该晶体管性能咼。本专利技术的上述目的是通过如下技术方案来实现的一种准双栅M0S晶体管，包括一源区、 一漏区、 一埋置绝缘层、 一半导体衬底、 一栅 电极、 一准栅电极以及栅介质层、栅电极侧墙介质层和半导体沟道区，其特征在于所述 埋置绝缘层在半导体衬底之上，所述半导体沟道区、源区和漏区位于埋置绝缘层之上，所述埋置绝缘层呈凹形结构；所述半导体源区和漏区分别嵌入所述凹形结构埋置绝缘层的两 个突起内侧，而沟道区位于埋置绝缘层中央凹陷处，所述半导体沟道区两端分别与所述源 区和漏区相连；所述栅介质层位于半导体沟道区之上；所述栅电极位于栅介质层之上；所 述栅电极侧墙介质层位于栅电极两侧，所述沟道区的上部为轻掺杂或未掺杂，其下部为重 掺杂；所述准栅电极通过接触孔与沟道区的重掺杂区相连。所述埋置绝缘层中央凹陷区的宽度小于或等于所述栅电极的长度。所述栅电极为多晶硅电极和/或金属电极。一种准双栅MOS晶体管的制备方法，包括以下步骤1) 采用SOI结构的半导体材料，其具有一层埋置绝缘层， 一层半导体薄膜， 一半导 体衬底，埋置绝缘层位于半导体薄膜和半导体衬底之间，对半导体薄膜层进行高掺杂；2) 采用外延生长技术在高掺杂的半导体薄膜层之上形成一层新的半导体薄层，新的 半导体薄层未掺杂或低掺杂；3) 光刻和刻蚀半导体层至埋置绝缘层，形成有源区和一体接触区，然后生长栅介质层；4) 淀积栅电极层和牺牲介质层，并光刻和刻蚀形成栅电极图形，该栅电极图形除覆 盖沟道区域外，也覆盖体接触区域；5) 再次淀积牺牲介质层，回刻后在栅电极两侧形成介质层侧墙，以形成的栅电极侧 墙和顶部介质层为掩膜腐蚀掉两侧显露的栅介质层，使两侧未掺杂半导体薄层表面露出；6) 腐蚀所露出的未掺杂半导体薄层，到高掺杂区时停止腐蚀；7) 进一步选择腐蚀高掺杂区，当到达栅覆盖处停止腐蚀；8) 淀积绝缘介质，填充刻蚀形成的空洞，回刻去除表面的绝缘介质；9) 腐蚀掉栅电极两侧和顶部的牺牲介质层后再生长另一薄介质层；10) 离子注入掺杂源漏区和栅电极，然后回刻上述薄介质层以形成新的栅电极侧墙；11) 光刻和刻蚀去掉覆盖体接触区的栅电极部分，并进行离子注入掺杂使其下的轻掺 杂区转变成重掺杂区，最后进入常规CMOS后道工序，包括淀积钝化层、开接触孔以及 金属化，这样便制得权利要求1所述的准双栅SOIMOS晶体管。在所述步骤l)中对半导体进行离子注入掺杂，注入能量为50 80KeV，注入剂量为 0.5xl015 5xl015cm—2。在所述步骤2)中所述外延生长的半导体膜为硅膜或锗硅合金膜。 在所述步骤2)中所述外延生长的半导体膜的厚度10 50 nm之间。 在所述步骤3)中所述生长栅介质层的厚度为0.5 3 nm之间。在所述步骤7)中腐蚀高掺杂硅层，腐蚀溶液为氢氟酸、硝酸和乙酸混合物，配方为 40%HF: 70%HNO3: 100%CH3COOH，以体积比1:3:8混合。本专利技术的优点和积极效果现有准栅电极的体区电极与源漏之间由pn结隔离，当pn结为正向偏置时，体区与源 漏间的泄漏电流和寄生电容很大，而且为了防止pn结完全导通，体区的偏置电压须小于 0.7伏，这样其应用范围受到很大限制。本专利技术MOS晶体管的埋置绝缘层具有凹形结构， 体区(沟道区)位于凹陷处，这样，作为第二栅电极(准栅电极)的重掺杂体区与源、漏 之间为介质隔离，使得该体区与源或漏间的泄漏电流和寄生电容大为减少。与现有的准双 栅MOS晶体管相比，本专利技术MOS晶体管的偏置电压所受限制小。附图说明图1是SOI硅层高掺杂的工艺步骤图2是在高掺杂区上外延生长硅膜的工艺步骤图3是有源区形成和生长栅介质层的工艺歩骤图，其中，b为光刻和刻蚀硅膜形成有源区的示意图，a为沿图b的BB'方向的剖面图，c为沿图b的AA，方向的剖面图4是栅电极形成的工艺步骤图，其中，b为形成多晶硅电极的示意图，a为沿图 b的BB'方向的剖面图，c为沿图b的AA'方向的剖面图5是栅电极侧墙保护层形成的工艺步骤图，其中，b为形成栅电极侧墙的示意图， a为沿图b的BB'方向的剖面图，c为沿图b的AA'方向的剖面图6是硅膜腐蚀形成硅槽的工艺步骤图，其中，b为硅膜腐蚀形成硅槽的示意图，a 为沿图b的BB'方向的剖面图，c为沿图b的AA'方向的剖面图7是选择腐蚀高掺杂硅层的工艺步骤图，其中，b为腐蚀高掺杂硅层的示意图，a 为沿图b的BB'方向的剖面图，c为沿图b的AA'方向的剖面图8是填充硅槽的工艺步骤图，其中，b为填充硅槽的示意图，a为沿图b的BB'方向的剖面图，c为沿图b的AA'方向的剖面图；；图9是第二次栅电极侧墙形成、源漏和栅离子注入掺杂以及体接触区形成的工艺步骤 图，其中，b为体接触区形成的示意图，a为沿图b的BB'方向的剖面图，c为沿图b的AA'方向的剖面图10为金属化示意图，其中，a为制得的准双栅SOI MOS晶体管金属电极分布的示意图，b为沿图a的AA'方向的剖面图，c为沿图a的BB'方向的剖面图。 图中l一硅衬底；2—埋氧层；3—硅膜；4一外延生长的硅膜；5—栅介质层； 6 —氮化硅牺牲层；7 —多晶硅；8 —硅槽；9—空洞；IO—二氧化硅；ll一二氧化硅侧墙 12 —源区；13 —漏区；14一源电极；15 —漏电极；16 —栅金属电极； 17 —准栅电极；110 —磷硅玻璃；120 —接触孔。具体实施例方式下面的具休实施例有助于理解本专利技术的特征和优点，但本专利技术的实施决不仅局限于所 述的实施例。本专利技术制作方法的一具体实施例包括图1至图9:1. 如图1所示，所用SOI硅片由本文档来自技高网...

【技术保护点】
一种准双栅ＭＯＳ晶体管，包括一源区、一漏区、一埋置绝缘层、一半导体衬底、一栅电极、一准栅电极以及栅介质层、栅电极侧墙介质层和半导体沟道区，其特征在于：所述埋置绝缘层在半导体衬底之上，所述半导体沟道区、源区和漏区位于埋置绝缘层之上，所述埋置绝缘层呈凹形结构；所述半导体源区和漏区分别嵌入所述凹形结构埋置绝缘层的两个突起内侧，而沟道区位于埋置绝缘层中央凹陷处，所述半导体沟道区两端分别与所述源区和漏区相连；所述栅介质层位于半导体沟道区之上；所述栅电极位于栅介质层之上；所述栅电极侧墙介质层位于栅电极两侧，所述沟道区的上部轻掺杂或未掺杂，其下部重掺杂；所述准栅电极通过接触孔与沟道区的重掺杂区相连。

【技术特征摘要】
1、 一种准双栅MOS晶体管，包括一源区、 一漏区、 一埋置绝缘层、 一半导体衬底、一栅电极、 一准栅电极以及栅介质层、栅电极侧墙介质层和半导体沟道区，其特征在于所 述埋置绝缘层在半导体衬底之上，所述半导体沟道区、源区和漏区位于埋置绝缘层之上， 所述埋置绝缘层呈凹形结构；所述半导体源区和漏区分别嵌入所述凹形结构埋置绝缘层的 两个突起内侧，而沟道区位于埋置绝缘层中央凹陷处，所述半导体沟道区两端分别与所述 源区和漏区相连；所述栅介质层位于半导体沟道区之上；所述栅电极位于栅介质层之上； 所述栅电极侧墙介质层位于栅电极两侧，所述沟道区的上部轻掺杂或未惨杂，其下部重掺 杂；所述准栅电极通过接触孔与沟道区的重掺杂区相连。2、 如权利要求1所述的准双栅M0S晶体管，其特征在于所述埋置绝缘层中央凹陷区 的宽度小于或等于所述栅电极的长度。3、 如权利要求1或2所述的准双栅M0S晶体管，其特征在于所述栅电极为多晶硅电 极和/或金属电极。4、 一种准双栅MOS晶体管的制备方法，包括以下步骤1) 采用SOI结构的半导体材料，其具有一层埋置绝缘层， 一层半导体薄膜， 一半导体 衬底，埋置绝缘层位于半导体薄膜和半导体衬底之间，对半导体薄膜层进行高掺杂；2) 采用外延生长技术在高掺杂的半导体薄膜层之上形成一层新的半导体薄层，新的半 导体薄层未掺杂或低掺杂；3) 光刻和刻蚀半导体层至埋置绝缘层，形成有源区和一体接触区，然后生长栅介质层；4) 淀积栅电极层和牺牲介质层，并光刻和刻蚀形成栅电极图形，该栅电极图形除覆盖 沟道区域外，也覆盖体接触区域；5) 再次淀积牺牲介质层，回刻后在栅电极两侧形成介质层侧墙，以形成的栅电极侧...

【专利技术属性】
技术研发人员：张盛东，李定宇，陈文新，韩汝琦，
申请(专利权)人：北京大学，
类型：发明
国别省市：11[中国|北京]