半导体装置制造方法及图纸

公开了一种可以缩短开启时间的半导体装置，该半导体装置具备：外延层；埋设在外延层的表面区域的两个基部区域；分别埋设在这些基部区域的源极区域；漏极区域，其至少包含除外延层中的基部区域外的区域；和栅极电极，其隔着绝缘膜设置在外延层上，端部与两个基部区域的表面对置。漏极区域，在截止状态下，按照在从两个基部区域之间的边界开始扩展的耗尽层位于两个基部区域间的部分互相连接的方式形成。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体装置，特别是涉及作为功率晶体管的DMOSFET(2 重扩展MOSFET)或IGBT (绝缘栅型双极性晶体管)。
技术介绍
以往，作为高电压下可以控制大电流的开关元件的功率晶体管，有 DMOSFET或IGBT (例如参照专利文献l)。图5表示以往的DMOSFET的剖面图。该DMOSFET101在N+型的半 导体基板lll的表面上形成比其杂质浓度低的N—型的外延层112。半导体 基板lll的背面由金属覆盖，由此设置漏极电极110。在外延层112的表面区域(外延层112的内侧与其表面接触的区域) 的一部分中，埋设至少两个P型扩展层作为基部(base)区域113。而且， 各个基部区域113的表面区域的一部分中埋设两个N+扩展层作为源极区 域114。位于外延层112中的两个基部区域113、 113间的部分115为漏极 区域的一部分，如后面所述，在导通状态下进行JFET动作，因此在这里 称为JFET区域。将存在于漏极JFET区域115和半导体基板111之间的外 延层112的余下部分116在这里称为漏极外延区域。另外，半导体基板111 也是漏极区域的一部分。在外延层112的表面上，隔着栅极绝缘膜120形成栅极电极121。栅 极电极121按照其端部与两个基部区域113、 113的表面对置的方式设置。 栅极电极121由绝缘膜122覆盖。在绝缘膜122上敷设有图案化的金属布 线123。金属布线123形成源极电极。金属布线123通过蚀刻除去绝缘膜 122的一部分后的部分即通过接触球将基部区域113和基部区域114电阻 接触。栅极电极121被图案化，图中未示，但在该图案的端部连接另一金 属布线。这样的DMOSFET101， 一般由图7所示的电路图表示。漏极电极(与 图5的漏极电极110对置)和源极电极(与所述漏极电极对应)之间，施 加漏/源间电压VDS。在栅极电极(与图5的栅极电极121对应)和源极电 极之间施加栅/源间电压V(3s。对于栅/漏间电容CcD在后面进行说明。图6 (a)是图解表示DMOSFET101截止状态的剖面图。图6 (b)是 图解表示DMOSFETIOI的导通状态的剖面图。栅/源间电压Vcs小于阈值 (正的规定值)时，DMOSFET101为截止状态。在截止状态下，如图6 (a)所示，与在漏极JFET区域115和漏极外延区域116中的基部区域 113之间的边界附近形成厚的耗尽层140。基部区域113的杂质浓度与漏 极JFET区域115和漏极外延区域116的杂质浓度相比非常高时，耗尽层 140几乎只扩展在漏极JFET区域115和漏极外延区域116侧。例如，漏 极JFET区域15和漏极外延区域116的杂质浓度为4X 1016/cm3，栅/源间 电压Ves为OV，漏/源间电压Vos为20V时，漏/基部间的耗尽层宽度为大 约0.8um左右。另外，对栅极电极121施加对漏极JFET区域115施加的 一20V的电压，因此在漏极JFET区域115的表面附近也形成耗尽层141。另一方面，在栅/源间电压V(3s为阈值以上时，DMOSFET101为导通 状态。在导通状态下，在基部区域113的表面(与栅极电极121的端部对 置的部分)形成沟道层。而且，电流从漏极电极110通过半导体基板1H、 漏极外延区域116、漏极JFET区域115、基部区域1B的沟道层和源极区 域114而流过。从导通状态下的漏极电极到源极电极为止的电阻(导通电 阻)为从漏极电极110到源极区域114的电流路径的电阻成分的合计，但 是漏极JFET区域115的电阻成分的贡献特别大。在该导通状态下，漏/源间电压Vds降低，如图6 (b)所示，仅在漏 极JFET区域115的深部分(接近半导体基板111的部分)和漏极外延区 域116形成薄的耗尽层140。这里，大电流流过漏极JFET区域115时， 施加到该电阻成分的电压增大，因此在深的部分的耗尽层140的宽度扩大。 于是，因为漏极区域JFET区域115的电流路径的宽度变窄，所以电阻值 进一步增大。这样，由于耗尽层140而导通电阻增减，因此漏极JFET区 域115进行JFET动作。因此，在以往的DMOSFET101中，为了使漏极 JFET区域115的电阻成分所引起的电阻值不太大，将其横方向的长度、 即两个基部区域113、 113在横方向的距离做得比较大，例如3um左右。 专利文献1:日本专利文献特开平7—169950号公报。 但是，近年从低功耗的要求出发，不但便携设备而且安装型的设备中 也强烈的要求DC/DC变换器的输出电压的低电压化。这样的DC/DC变换 器中所使用的开关需要其导通时间短，对作为开关使用的功率晶体管的 DMOSFET要求高速的开关能力。为此，需要缩短开启(turn on)(从导通状态到截止状态的过渡)所需要的时间即开启时间。开启时间受栅/漏间电容CcD的影响很大。该电容如图6 (a)所示， 在截止状态下(栅/源间电压Vcs小于阈值时)为栅极绝缘膜120所具有的 电容和耗尽层141所具有的电容串联耦合而成。耗尽层141所具有的电容 值与其宽度成反比。因此，如果耗尽层141的宽度减小，则耗尽层141所 具有的电容值增大。其结果耗尽层141所具有的电容和栅极绝缘膜120所具有的电容之间的串联耦合的栅/漏间的电容CcD也增大。相反，如果耗尽层141的宽度增大，则耗尽层141所具有的电容值减小，栅/漏间的电容 C③也变小。因此，本申请的专利技术者，着眼于如果强制地增大截止状态的耗尽层141 的宽度，则栅/漏间电容CoD变小，可以縮短开启时间。专利技术的内容本专利技术的目的在于，提供一种可以縮短开启时间的半导体装置。 本专利技术技术方案一的半导体装置，具备外延层；埋设在所述外延层 的表面区域的两个基部区域；分别埋设在两个所述基部区域的源极区域； 漏极区域，其至少包含除所述外延层中的两个所述基部区域外的区域；栅 极电极，其隔着绝缘膜设置在所述外延层上，端部与两个所述基部区域的 表面对置。而且，所述漏极区域，在截止状态下，按照在从两个所述基部 区域之间的边界开始扩展的耗尽层位于两个所述基部区域间的部分互相 连接的方式形成。优选位于所述外延层中的两个所述基部区域间的漏极区域的杂质浓 度，比所述外延层中余下的漏极区域的杂质浓度高。本专利技术技术方案二的半导体装置，具备外延层；埋设在所述外延层的 表面区域的第一和第二基部区域；埋设在所述第一基部区域的第一源极区 域；埋设在所述第二基部区域的第二源极区域；漏极区域，其至少包括除 了所述外延层中的所述第一和第二基部区域之外的区域；第一栅极电极， 其隔着绝缘膜设置在所述外延层上，按照隔着绝缘膜与所述第一基部区域 的表面对置的方式设置；第二栅极电极，其隔着绝缘膜设置在所述外延层 上，与所述第二基部区域的表面对置，且与所述第一栅极电极隔开规定距 离。而且，位于所述外延层中的所述第一基部区域和所述第二基部区域之 间的漏极区域的杂质浓度比所述外延层中的余下的漏极区域的杂质浓度 高。另外，在位于所述外延层中的所述第一基部区域和所述第二基部区域 之间的漏极区域中，在截止状态下，按照从所述第一和第二基部区域之间 的边界扩展的耗尽层，分别延伸到与所述第一和第二栅极电极对置部分以 本文档来自技高网...

【技术保护点】
一种半导体装置，具备：外延层；埋设在所述外延层的表面区域的两个基部区域；分别埋设在两个所述基部区域的源极区域；漏极区域，其至少包含除所述外延层中的两个所述基部区域之外的区域；栅极电极，其隔着绝缘膜设置 在所述外延层上，端部与两个所述基部区域的表面对置，所述漏极区域，在截止状态下，按照自两个所述基部区域之间的边界开始扩展的耗尽层位于两个所述基部区域间的部分互相连接的方式形成。

【技术特征摘要】
【国外来华专利技术】JP 2005-4-13 115952/20051、一种半导体装置，具备外延层；埋设在所述外延层的表面区域的两个基部区域；分别埋设在两个所述基部区域的源极区域；漏极区域，其至少包含除所述外延层中的两个所述基部区域之外的区域；栅极电极，其隔着绝缘膜设置在所述外延层上，端部与两个所述基部区域的表面对置，所述漏极区域，在截止状态下，按照自两个所述基部区域之间的边界开始扩展的耗尽层位于两个所述基部区域间的部分互相连接的方式形成。2、 根据权利要求l所述的半导体装置，其特征在于， 位于所述外延层中的两个所述基部区域间的漏极区域的杂质浓度，比所述外延层中余下的漏极区域的杂质浓度高。3、 根据权利要求2所述的半导体装置，其特征在于， 所述外延层形成在半导体基板的表面上， 在所述半导体基板的背面设置有漏极电极。4、 一种半导体装置，具备 外延层；埋设在所述外延层的表面区域的第一和第二基部区域；埋设在所述第一基部区域的第一源极区域；埋设在所述第二基部区域的第二源极区域；漏极区域，其至少包含除所述外延层中的所述第一和第二基部区域之 外的区域；第一栅极电极，其隔着绝缘膜设置在所述外延层上，按照与所述第一 基部区域的表面对置的方式设置；第二栅极电极，其隔着绝缘膜设置在所述外延层上，与所述第二基部 区域的表面对置，且与所述第一栅...

【专利技术属性】
技术研发人员：高石昌，
申请(专利权)人：罗姆股份有限公司，
类型：发明
国别省市：JP[日本]