具有深槽电荷补偿区的半导体器件及方法技术

在一个实施方案中，半导体器件形成在半导体材料体中。该半导体器件包括电荷补偿槽，该电荷补偿槽形成在该器件附近的有源部分。电荷补偿槽包括被填以相反导电类型的层的各种半导体层的槽。

【技术实现步骤摘要】

本专利技术一般涉及半导体器件，更具体地涉及功率开关器件及其制 造方法。
技术介绍
金属-氧化物半导体场效应晶体管(MOSFETS)是一种常用类型 的功率开关器件。MOSFET器件包括源极区，漏极区，在源极区和漏 极区之间延伸的沟道区，以及邻近沟道区提供的栅极结构。该栅极结 构包括导电的栅电极层，它被安置在该沟道区附近并被一层薄电介质 层和沟道区隔开。当MOSFET器件处于导通状态时，电压被加至栅极结构以在源 极和漏极区之间形成导电沟道区，从而允许电流流过该器件。在截止 状态下，加到栅极结构上的任何电压足够低，以致不能形成导电沟道， 从而不能产生电流流动。在截止状态时，该器件必须承受在源极和漏 极区之间的高电压。当前的高电压功率开关市场被两个主要参数驱动击穿电压 (BVdss)和通态电阻(Rdson)。对于特定应用，需要最小的击穿电 压，而在实践中，设计人员通常能够满足击穿电压的规格。然而，这 经常要以通态电阻的增大为代价。这种性能上的权衡对于高压功率开 关器件的制造商和使用者是主要的设计挑战。最近，超结器件(superjunction devices)已经得到广泛使用以改 善击穿电压和通态电阻之间权衡。在常规的n-沟道超结器件中，用多 个重掺杂扩散n型和p型区来代替一个轻掺杂n型外延区。在导通状 态下，电流流过重掺杂n型区，它使Rdson减小。而在截止状态或阻 断状态下，该重掺杂n型和p型区耗尽或互相补偿以提供高BVdss。虽然超结器件看起来有前景，但在制造上仍存在重大的挑战。目前高电压功率开关产品的另一个问题是，它们通常需要大量输 入(例如，栅极或控制电极)电荷以从一种状态切换另一状态。除了 其它方面，这个要求对外部控制电路增加了额外的负担。因而，就需要这样的高电压功率开关器件结构及其制造方法，其提供低Rdson，高BVdss,并减小输入电荷。 附图说明图l给出按照本专利技术的开关器件放大的部分截面图； 图2到图7给出图1的开关器件在不同的制造阶段上的放大的部 分截面图；图8是显示图l开关器件击穿电压特性的曲线图； 图9是显示图l开关器件通态电阻特性的曲线图； 图IO给出单元结构放大的部分顶视图，该单元结构适用于按照本专利技术的开关器件；图11给出按照本专利技术的开关器件及边缘终端结构放大的部分截面图；图12给出按照本专利技术的另一种槽隔离结构放大的部分顶视图； 图13给出图12的槽隔离结构，在制造的早期阶段，沿着参照线 13-13放大的部分截面图；图14给出图13的结构在进一步加工后的放大的部分截面图； 图15给出按照本专利技术的另一个槽隔离结构的放大部分截面图； 图16给出电荷补偿槽结构的另一个实施方案的放大部分截面图；以及图17给出电荷补偿槽结构的进一步实施方案的放大部分截面图。具体实施方式为了容易理解，图中的元件不一定按比例绘出，而在各个图中， 只要合适，就用相同的元件标号。虽然如下讨论描述n-沟道的器件，但本专利技术也适合于p-沟道器件，p-沟道器件可以通过反转所述各层和 各个区域的导电类型而形成。另外，本专利技术的器件可以体现为蜂窝化设计(其中体区是多个蜂 窝状区)，或单体设计(其中体区由单个的区域组成，该区以伸长的形 状，典型地以一种蜿蜒的图案形成)。然而，在整个叙述中，为容易理 解，本专利技术的器件将被描述为蜂窝化的设计。应当理解，我们要求本 专利技术既包括单元化设计，也包括单体设计。图1给出按照本专利技术的绝缘栅极场效应晶体管(IGFET)， MOSFET，超结器件，或开关器件，或蜂窝状设计单元10的放大部 分的截面图。作为举例，器件10是作为许多如下器件中的一种，这种 器件作为功率集成电路的一部分与逻辑电路和/或其它元件一起集成 进一半导体芯片。可替换地，器件10也可以是许多如下器件中的一种， 这种器件集成在一起以形成一个分立的晶体管器件。器件10包括半导体材料11，它包含，例如，电阻率在约0.001到 约0.005欧姆-厘米范围内的n型硅基片12，其可以掺砷。在所示的实 施方案中，基片12提供漏极触点。在基片12内或在基片12上形成半 导体层14，而按照本专利技术，它被轻掺n-型或p-型杂质，或含有可以忽 略量的杂质(即，本征的)。在示例性的实施方案中，层14是用传统 的外延生长技术形成的。在适用于750伏器件的示例性实施方案中， 层14是p-型，其杂质浓度在约1.0xl0原子/cn^到约5.0xl0原子 /cm3，厚度约为40nm。层14的厚度依赖于器件10的所要求的BVdss 水平而增加或减小。可以理解其它材料，包括硅-锗，硅-锗-碳，掺硅 碳等的其他材料也可以用于半导体材料体11主体或其一部分。器件IO也包括在半导体材料11上表面或主表面内或其附近形成 的n-型区或覆盖层17。 N型区17为器件IO提供低电阻电流通道，这 将在下面更详尽地加以叙述。在示例性实施方案中，n-型区17具有约 6.0xl0原子/cn^的最大浓度，以及约0.4微米的深度。可选地，也可 以在主表面18内或邻近主表面18形成p-型区或覆盖层19，它位于 n-型区17下面或附近。P型区19提供对在n型区17和半导体层14之间的pn结更好的控制，并在完全耗尽的条件下为n-型区17提供电 荷补偿。在示例性的实施方案中，p-型区19有约5.0xl0原子/ci^的 表面浓度，以及约0.8微米的深度。按照本专利技术，器件10还包括填充槽，半导体材料填充槽，外延填 充区或槽，电荷补偿槽区，深槽电荷补偿区，电荷补偿填充槽或电荷 补偿区22。电荷补偿填充槽22包括多个层或多个半导体材料层，包 括相反导电类型的层，优选其被本征或緩冲半导体层隔开。除了起其 它作用外，该本征层起着防止相反导电类型层(即，该两个电荷层) 混杂的作用，而这种混杂将对在导通状态下器件10的导电效率起负面 影响。在示例性实施方案中，填充槽22包括用外延生长技术形成的半导 体材料的多个层或叠层。例如，填充槽22包括在槽壁或邻近半导体材 料体11的表面上，上方或附近形成的n型层23。本征半导体或緩冲 层24在n-型层23上，上方，或其附近形成，而p-型层26在本征半 导体层24上，上方或其附近形成，以及本征半导体或緩冲层27在p-型层26上，上方，或其附近形成。除了起其它作用外，本征层24起 着防止层23和26相互混杂的作用，如前所述，这改进了器件10的导 电效率。除了起其它作用外，本征层27,起填充槽剩余空间的作用。 对于n-沟道器件，按照本专利技术，在器件IO处于通状态时，n-型层23 提供了从沟道到漏极的主要垂直低电阻电流通道。当器件IO处于截止 状态时，按照本专利技术，n-型层23和p-型层26互相补偿，以提供增加 的BVdss特性。可以理解，还可以使用附加n-型和p-型层，它们优选 被附加的本征或緩冲层隔开。作为举例，n-型层23和p-型层26分别有约2.0xl0到约4.0x1016 原子/ 113的杂质浓度，分别有约O.lpm到约0.3nm的厚度。在示例性 的实施方案中，本征半导体或緩冲层24和27未非掺杂或轻微掺杂p 型杂质，掺杂浓度小于约2.0xl0原子/cm3,并分别有约0.5|iim到约 l.(Hun的厚度。层27的厚度被调整到，例如，填充槽的剩余部分。在填充槽22之间并本文档来自技高网...

【技术保护点】
一种形成半导体器件的方法，包括如下步骤：提供具有第一和第二相对主表面的半导体材料体；在所述半导体材料体中形成槽；形成与槽的表面相连的具有第一导电类型的第一半导体层；形成邻近第一半导体层的具有第二导电类型的第二半导体层，从而形成电荷补偿槽区；在半导体材料体中邻近电荷补偿槽区形成第一掺杂区，其中所述第一掺杂区具有第二导电类型；在所述第一掺杂区中形成第二掺杂区，并具有第一导电类型；形成覆盖第二半导体层的钝化层；以及形成邻近所述第一和第二掺杂区的控制电极。

【技术特征摘要】
US 2006-10-19 11/582,8891.一种形成半导体器件的方法， 包括如下步骤提供具有第一和第二相对主表面的半导体材料体；在所述半导体材料体中形成槽；形成与槽的表面相连的具有第一导电类型的第一半导体层；形成邻近第一半导体层的具有第二导电类型的第二半导体层，从而形成电荷补偿槽区；在半导体材料体中邻近电荷补偿槽区形成第一掺杂区，其中所述第一掺杂区具有第二导电类型；在所述第一掺杂区中形成第二掺杂区，并具有第一导电类型；形成覆盖第二半导体层的钝化层；以及形成邻近所述第一和第二掺杂区的控制电极。2. 如权利要求l所述的方法，还包括在所述第一和第二半导体层 之间形成第 一本征半导体层的步骤。3. 如权利要求l所述的方法，还包括形成耦合到所述电荷补偿槽 区的导电层的步骤。4. 如权利要求l所述的方法，其中所述形成控制电极的步骤包括 形成间隔器栅极结构。5. 如权利要求l所述的方法，进一步包括在所述电荷补偿槽区中 形成空腔的步骤。6. —种形成半导体器件...

【专利技术属性】
技术研发人员：加里H莱厄切尔特，彼德J兹德贝尔，小约翰M帕尔赛，戈登M格里芙娜，
申请(专利权)人：半导体元件工业有限责任公司，
类型：发明
国别省市：US[美国]