半导体器件制造技术

本发明专利技术揭示一种半导体器件（２０），具有多个在该半导体芯片基板（３０）内至少包含金属氧化物半导体（ＭＯＳ）晶体管（３６）的电路、以及包含该电路并在上部用保护该电路的保护膜（４１）覆盖的电路模块，仅在该半导体器件（２０）的电流能力及阈值电压不满足规定值的、需要高性能化的电路模块的上部，至少通过保护膜（４１）形成多个凸点（２３ａ、２３ｂ、２３ｃ），该多个凸点（２３ａ、２３ｂ、２３ｃ）能够对ＭＯＳ晶体管（３６）施加应力，使迁移率增加，实现高性能化。

【技术实现步骤摘要】

本专利技术涉及适于高集成化、高速化的半导体器件及半导体器件的制造方法。
技术介绍
为迎接高度信息化社会的到来，希望移动终端、个人计算机、数字家电等 的高性能化所不可缺少的半导体器件即系统LSI更提高性能。作为实现该高性能化的手段之一，可举出有元件的微细化，例如，在MOS晶体管的栅极长度为 100nm以下的加工领域中进行。然而，若M0S晶体管的栅极长度实现微细化，则常常发生源-漏间的泄漏 电流增大的、所谓短沟道效应。该短沟道效应虽能够提高基板的杂质浓度来加 以抑制，但若沟道层的杂质浓度提高，则由于杂质扩散增大，而迁移率降低， 产生驱动电流降低。为了解决这样的问题，有效的方法是提高在栅极正下方的 沟道层中迁移的载流子的迁移率，使流过沟道层的电流能力增大。以往，作为使沟道层中迁移的载流子的迁移率变化、而使导电率变化的一 种方法，通常知道有对Si器件施加机械性变形的压电效应。该方法在Si器件 的晶片制造工艺结束前后，以机械方法适用于Si器件。通过这样，可以期望 有改善器件性能的效果。用图14来说明适用于上述说明的Si器件的一个例子。 图14所示为以往的半导体器件的结构的简要的剖视图。 如图14所示，半导体器件IO在半导体芯片1内，包含电流能力及阈值电 压不同的、各种各样种类的金属氧化物半导体(M0S)晶体管2。再有，在电流能 力及阈值电压不同的各MOS晶体管2的上部，通过保护膜3形成凸点6，将该 凸点6与半导体芯片1固定。这时，在MOS晶体管2是N沟道(n型)MOS晶体管时，在半导体器件的电 流能力比规定要低、阈值电压比规定要高的情况下，为了使两特性成为规定值， 向该MOS晶体管2从上部施加力学上的压力4，加以固定。通过这样，能够使两特性引起变动，即产生M0S晶体管2电流能力提高、阈值电压低于规定的现象。通过这样，能够得到规定的所希望的M0S晶体管的电特性，能够进行M0S 晶体管2的电特性控制，即能够控制M0S晶体管的电流能力及阈值电压。另外， 由于通过使对M0S晶体管2施加的压力4或张力5变化，也就是说使压力的绝 对值变化，而电特性值变化，因此在不能得到规定的电特性时，能够使该压力 4或张力5变化来控制。再有，这时若在M0S晶体管2的上部形成凸点6，则比较有效。即，作为 形成凸点6的优点，该凸点6起刻按钮那样的作用，能够将压力4或张力5的 力直接传递给MOS晶体管2。通过这样，从整个连接盘向M0S晶体管2传递压 力，不是用针尖来传递力，能够均匀施加载荷。另外，有一个例子是，对半导体组件的结构想办法，在半导体芯片与组件 的接触面上设置至少一个凹凸面，通过对整个半导体芯片施加应力，来改善半 导体芯片的特性。另外，作为对整个半导体芯片施加应力的手段，也可以使用 将安装半导体芯片的组件进行密封时的气压或液压。再有，还有一个例子是，在半导体组件上设置凸状的平台，在该平台上安 装半导体芯片，通过这样对半导体芯片主面施加拉伸应力，实现高迁移率的半 导体芯片。但是，在微细化迅速发展的半导体技术中，高集成化的半导体芯片中装有 的晶体管的数量十分庞大，晶体管等电路元件按照各自的功能集中成为电路模 块。再有，在该电路模块中，还按照各自的动作集中成为电路单元。因此，若 对整个这样的半导体芯片施加一样的拉伸应力或压縮应力，则产生的问题是， 因电路模块或电路单元而性能降低，或者由于拉伸应力或压縮应力而可靠性降 低等。另外，还有的问题是，为了对一部分电路模块或电路单元施加拉伸应力 或压縮应力，必须从外部对整个半导体芯片施加很大的拉伸应力或压縮应力。本专利技术正是为了解决上述以往的问题，其目的在于提供能够实现电流能力 及阔值电压不满足规定值的、需要高性能化的电路模块及电路单元的高性能化 的半导体器件及半导体器件的制造方法。
技术实现思路
为了达到上述目的，本专利技术的半导体器件，是在至少在表面层具有半导体 单晶层的基板的前述半导体单晶层、具有多个由包含MOS晶体管的电路构成的电路模块而形成的半导体器件，具有在前述半导体单晶层形成的前述电路模 块的上部整个面形成的保护膜；以及通过前述保护膜在前述电路模块上形成的 l个或多个凸点，前述凸点形成在对前述MOS晶体管施加应力的位置，前述应力是使得需要提高电特性的前述MOS晶体管的载流子迁移率增加那样的应力。另外，本专利技术的半导体器件，是在至少在表面层具有半导体单晶层的基板的前述半导体单晶层、具有多个由包含MOS晶体管的电路构成的电路模块而形成的半导体器件，具有在与前述电路模块中的预先设定的前述电路模块相邻的位置、配置由与前述电路模块中形成的MOS晶体管同一结构构成的MOS晶体 管而形成的评价电路单元；在前述半导体单晶层形成的前述电路模块及前述评 价电路单元的上部整个面形成的保护膜；以及通过前述保护膜在前述电路模块 上形成的1个或多个凸点，前述凸点形成在对前述M0S晶体管施加应力的位置， 前述应力是使得根据前述评价电路单元的电特性的测定而判定为需要提高电 特性的前述电路模块的前述MOS晶体管的载流子迁移率增加那样的应力。另外，前述M0S晶体管是n型MOS晶体管。另外，前述M0S晶体管是p型MOS晶体管。另外，前述M0S晶体管由C-M0S结构构成。另外，前述半导体单晶层由硅单晶形成，流过前述n型MOS晶体管的沟道 层中的电流的方向是前述硅单晶的[100]或方向。另外，前述半导体单晶层由硅单晶形成，流过前述n型MOS晶体管的沟道 层中的电流的方向是前述硅单晶的[110]或[-110]方向。另外，前述半导体单晶层由硅单晶形成，流过前述p型MOS晶体管的沟道 层中的电流的方向是前述硅单晶的[110]方向。另外，利用前述凸点对前述n型MOS晶体管的沟道层附加的应力是从栅极 电极方向施加的压縮应力。另外，利用前述凸点对前述n型MOS晶体管的沟道层附加的应力是在源极 及漏极方向施加的拉伸应力。另外，利用前述凸点对前述n型MOS晶体管的沟道层附加的应力是在垂直 于源极及漏极方向的方向施加的压縮应力。另外，利用前述凸点对前述p型MOS晶体管的沟道层附加的应力是在源极 及漏极方向施加的拉伸应力。另外，利用前述凸点对前述p型M0S晶体管的沟道层附加的应力是在垂直于源极及漏极方向的方向施加的压縮应力。另外，前述凸点的材料的热膨胀系数比前述保护膜的材料要大，将前述凸 点在高温下配置在前述保护膜上，然后冷却，通过这样施加前述拉伸应力。另外，前述凸点的材料的热膨胀系数比前述保护膜的材料要大，将前述凸 点在高温下配置在前述保护膜上，然后冷却，通过这样施加前述拉伸应力。另外，在前述保护膜上的与前述MOS晶体管的沟道层相邻的位置设置凹下 部分，在前述凹下部分上配置前述凸点，从而对前述凹下部分的前述沟道层一 侧的斜面施加由前述凸点产生的压縮方向的应力，施加前述压縮应力或前述拉 伸应力。另外，在前述保护膜上的与前述MOS晶体管的沟道层相邻的位置设置凹下 部分，在前述凹下部分上配置前述凸点，从而对前述凹下部分的前述沟道层一 侧的斜面施加由前述凸点产生的压縮方向的应力，施加前述压縮应力或前述拉 伸应力。另外，前述凸点将施加应力的前述MOS晶体管的沟道层夹在当中，在垂直 于前述源极及漏极方向的方向至少配置2个以上。另外，前述凸点将施加应力的前述M本文档来自技高网...

【技术保护点】
一种半导体器件，在至少在表面层具有半导体单晶层的基板的所述半导体单晶层、具有多个由包含ＭＯＳ晶体管的电路构成的电路模块，其特征在于，具有：在所述半导体单晶层形成的所述电路模块的上部整个面形成的保护膜；以及　　　　通过所述保护膜在所述电路模块上形成的１个或多个凸点，　　　　所述凸点形成在对所述ＭＯＳ晶体管施加应力的位置，所述应力是使得需要提高电特性的所述ＭＯＳ晶体管的载流子迁移率增加那样的应力。

【技术特征摘要】
JP 2006-9-12 2006-2461971.一种半导体器件，在至少在表面层具有半导体单晶层的基板的所述半导体单晶层、具有多个由包含MOS晶体管的电路构成的电路模块，其特征在于，具有在所述半导体单晶层形成的所述电路模块的上部整个面形成的保护膜；以及通过所述保护膜在所述电路模块上形成的1个或多个凸点，所述凸点形成在对所述MOS晶体管施加应力的位置，所述应力是使得需要提高电特性的所述MOS晶体管的载流子迁移率增加那样的应力。2. —种半导体器件，在至少在表面层具有半导体单晶层的基板的所述半导体单晶层、具有多个由包含MOS晶体管的电路构成的电路模块，其特征在于，具有在与所述电路模块中的预先设定的所述电路模块相邻的位置、配置由与所 述电路模块中形成的M0S晶体管同一结构构成的M0S晶体管而形成的评价电路 单元；在所述半导体单晶层形成的所述电路模块及所述评价电路单元的上部整个面形成的保护膜；以及通过所述保护膜在所述电路模块上形成的1个或多个凸点， 所述凸点形成在对所述MOS晶体管施加应力的位置，所述应力是使得根据所述评价电路单元的电特性的测定而判定为需要提高电特性的所述电路模块的所述M0S晶体管的载流子迁移率增加那样的应力。3. 如权利要求1所述的半导体器件，其特征在于， 所述M0S晶体管是n型M0S晶体管。4. 如权利要求1所述的半导体器件，其特征在于， 所述M0S晶体管是p型M0S晶体管。5. 如权利要求1所述的半导体器件，其特征在于， 所述M0S晶体管由C-M0S结构构成。6. 如权利要求3所述的半导体器件，其特征在于，所述半导体单晶层由硅单晶形成，流过所述n型M0S晶体管的沟道层中的 电流的方向是所述硅单晶的[100]或方向。7. 如权利要求3所述的半导体器件，其特征在于， 所述半导体单晶层由硅单晶形成，流过所述n型M0S晶体管的沟道层中的 电流的方向是所述硅单晶的[110]或[-110]方向。8. 如权利要求4所述的半导体器件，其特征在于，所述半导体单晶层由硅单晶形成，流过所述p型MOS晶体管的沟道层中的 电流的方向是所述硅单晶的[110]方向。9. 如权利要求3所述的半导体器件，其特征在于，利用所述凸点对所述n型MOS晶体管的沟道层附加的应力是...

【专利技术属性】
技术研发人员：吉田隆幸，桑原公仁，本藤拓磨，福田敏行，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]