通过在要以含铜的金属（ｃｏｐｐｅｒ－ｃｏｎｔａｉｎｉｎｇ ｍｅｔａｌ）填充的沟槽（１０４）的三个侧壁（１０５５）提供补强层（ｓｔｉｆｆｅｎｉｎｇ ｌａｙｅｒ）（１０５），可至少到特定程度补偿低ｋ材料（１０２）的降低的热机械约束（ｃｏｎｆｉｎｅｍｅｎｔ），藉以降低电迁移效应并且进而增加先进半导体装置的寿命，该半导体装置具有包括低ｋ介电材料（１０２）与铜基（ｃｏｐｐｅｒ－ｂａｓｅｄ）金属线的组合的金属化层。
【技术实现步骤摘要】
【国外来华专利技术】
大体上，本专利技术是有关于微结构(例如先进的集成电路)的形成，而且更特别的是关于导电性结构(conductive stmcture)(例如铜基互连线)的形成以及关于降低该些在操作及应力条件期间的电迁移作用的技 术。
技术介绍
在现代微结构(例如集成电路)的制造中，对于不断地降低微结构组 件的特征尺寸有持续的驱策力，藉以增进这些结构的功能性。例如， 在现代的集成电路中，最小的特征尺寸(例如场效应晶体管的沟道长度) 已经达到深次微米(deep sub-micron)的范围，就速度及/或能量消耗的观 点来看，藉以提高这些电路的效能。由于个别电路的尺寸随着每个新 电路时代而降低，举例来说，从而改善了该晶体管组件的切换速度， 也减少了用以电性连结该个别电路组件的互连线之可用底板空间 (available floor space)。因此，这些互连线的尺寸也必须降低以补偿可 用底板空间所降低之量及每单位晶粒面积装设的电路组件所增加之数 目，因为通常所需的互连件数目增加得比电路组件的数目更快速。因 此，通常提供多数堆栈的「配线(wiring)」层，亦称之为金属化层，其 中一金属化层的个别金属线系通过所谓的导孔(via)连至顶覆或下方金 属化层的个别金属线。尽管提供多数金属化层，但该等互连线的降低 尺寸必须符合例如现代CPU、内存芯片及ASIC (特定应用IC)等的高 度复杂度。该互连结构的降低的断面积(也许结合极度縮小的晶体管组 件之静态电力消耗的提高)可能于金属线中产生相当高的电流密度。因此，先进的集成电路(包括具有0.13微米及又更小的临界尺寸之 晶体管组件)，即使每单位面积有相当多的电路组件数目以提供相当大 数目的金属化层，在个别互连结构中可能需要多至每平方公分数千安培之明显提高的电流密度。然而，在提高的电流密度下操作该等互连 结构可能伴随多数与应力引发线劣化有关的问题，最后可能导致集成 电路的过早故障。关此有一个显著的现象为金属线及导孔的电流引发 材料移转，亦称为「电迁移」，其可能导致该金属互连件内的孔隙及附 近的小丘(hillock)形成，而造成该装置的降低的效能及可靠度或完全故 障。例如，埋入二氧化硅及/或氮化硅的铝线经常都当作用于金属化层 的金属，其中，如以上的解释，具有0.18微米或更小的临界尺寸之先 进集成电路可能需要显著降低的金属线断面积以及从而提高的电流密 度，而可能使得铝较不倾向用于金属化层的形成。因此，通过铜及铜合金来代替铝，相较于铝，铜及铜合金是具有 显著较低的电阻率及即使在显著较高的电流密度下对电迁移作用具有 改良耐性的材料。铜导入微结构及集成电路的制造将伴随着多数的严 重问题，该问题归因于铜容易在二氧化硅及多数低k介电材料中扩散 的特性。为了提供必须的黏着并且避免铜原子非期望的扩散至敏感装 置区域，因此通常必须在铜与铜基互连结构所埋入的介电材料之间提 供阻挡层。尽管氮化硅系能有效地防止铜原子的扩散，但是选择氮化硅充当层间(interlayer)介电材料是较不想要的，因为氮化硅呈现略高的 电容率，而提高相邻铜线的寄生电容，那可能导致无法忍受的讯号传 播延迟。因而，形成同时也能赋予铜所需的机械安定性之薄导电性阻 挡层(thin conductive barrier layer)以分隔主体(bulk)铜与周围的介电材 料，而且铜基金属化层中经常仅使用盖层(capping layer)形态的薄氮化 硅或碳化硅或氮化硅碳层。现在，钽、钛、钨及该些与氮和硅等的化 合物，为用于导电性阻挡层的较佳候选物，其中该阻挡层可包含二或 更多不同组成的次层以符合扩散抑制及黏着性质观点的要求。除了铜不可通过各向异性干式蚀刻方法有效地形成图案的事实以 外，使铜与铝显著区分之另一个铜的特征为事实上铜不可通过化学及 物理气相沉积技术轻易地大量沉积，因此需要通常称之为金属镶嵌 (damascene)或镶嵌(inlaid)技术的处理方法。在该金属镶嵌方法中，首 先形成介电层，然后将该介电层形成图案以包括沟槽及导孔，该沟槽 及导孔后继地利用铜来填充，其中，如先前特别提到的，在填充铜之 前，在该等沟槽与导孔的侧壁上形成导电性阻挡层。使该主体铜材料沉积于该等沟槽与导孔中通常通过湿式化学沉积方法(例如电镀及无电镀敷)而完成，因此需要深宽比(aspectratio)为5及更大且直径为0.3微 米(P m)或更小的导孔结合具有0.1微米至数微米的宽度之沟槽的可靠 性填充。在电子电路板制造的领域己完好地建立铜的电化学沉积方法。 然而，高深宽比的无孔隙填充系非常复杂及具挑战性的任务，其中最 终获得的铜基互连结构之特征取决于加工参数、材料及结构的几何形 状。因为互连结构的几何形状实质上系依设计要求而决定，而且因此 不可针对特定的微结构而作显著地改变，所以评估及控制铜微结构的 材料(例如导电性及非导电性阻挡层)及其交互作用对于互连结构的特 性的冲击以同时确保高产率及所需的产品可靠度非常的重要。特别是， 分辨、监视及降低不同结构的互连结构之劣化及故障机制以维持每个 新装置时代及技术节点的装置可靠度都很重要。因此，已经投入很多的心力在研究铜互连件的劣化，尤其是结合 具有3.1或甚至更低的相对电容率之低k介电材料，以便找到用于形成 具有低整体电容率之铜基线及导孔之新颖的材料及处理方法。尽管仍 未相当完整地了解铜线电迁移的确实机制，但是其产生位在侧壁里面 及上面，尤其是在相邻材料界面处的孔隙可能对于该等互连件最终达 到的效能及可靠度具有显著的冲击。有一个故障机制，咸相信其将显著地促成过早的装置故障，为电 迁移引发的材料特别地沿着铜与在该层间介电质中形成导孔的期间扮 作蚀刻阻挡层的介电盖层之间所形成的界面移转。经常使用的材料为， 举例来说，氮化硅及氮化硅碳，其对于通常使用的层间介电质，例如 多数低k介电材料，显示适度高的蚀刻选择性，并且也能抑制铜扩散 至该层间介电质上。然而，最近的研究结果似乎指出铜与该蚀刻阻挡 层之间所形成的界面为该金属互连件操作的期间材料移转之主要的扩 散途径。除了特定金属镶嵌制造方式所弓I起之铜特有的材料特性以外，埋 入低k介电材料的铜基金属线中有显著的电迁移之另一个重要因素似 乎归因于该低k介电质特有的热机械特性。Lee等人之「双重金属镶嵌 铜/多孔性金属倍半硅氧烷低k互连件的电迁移可靠度」(Appl. Phys. Lett.，第82巻第2032页，2003年)，记载由于该低k介电质中的铜 线有降低的热机械约束(thermomechanical confinement)，使得铜线中降 低的背应力(backstress)引起过度电迁移而造成寿命衰减。因此，该等 试验结果指出与二氧化硅介电质作比较，埋在低k介电材料中的铜线 有提高的电迁移，那是归因于该低k材料相对于二氧化硅具有提高的 柔软度与膨胀性及降低的热传导度。综观上述的问题，需要有一种能让铜基互连结构中的电迁移作用 降低而不会过度提高制造成本并且影响该金属互连件的导电度之技 术。
技术实现思路
在以下提出本专利技术的简化总结以提供对于本专利技术某些形态的基本 了解。此总结并未彻底说明本专利技术的概要。其并非试图确认本专利技术的 关键或重要组件，或试图描述本专利技术的范围。其唯一的目的在于本文档来自技高网...
【技术保护点】
一种方法，包含下列步骤：在低ｋ介电层１０２中形成开口１０４；修饰在该开口１０４的底部１０４６与侧壁１０４５的该低ｋ介电层１０２的介电材料的表面区域１０５以提高该修饰表面区域的弹性模数；及利用含铜的金属填充该开口１０４ 以形成金属化层的互连线１１２。
【技术特征摘要】
【国外来华专利技术】DE 2005-5-31 102005024912.4;US 2005-12-7 11/295,751.一种方法，包含下列步骤在低k介电层102中形成开口104；修饰在该开口104的底部1046与侧壁1045的该低k介电层102的介电材料的表面区域105以提高该修饰表面区域的弹性模数；及利用含铜的金属填充该开口104以形成金属化层的互连线112。2. 如权利要求l所述的方法，其中利用含铜的金属填充该开口 104的步骤包含在该开口中沉积导电性阻挡层109; 在该阻挡层109上方形成晶种层110;以及在该晶种层110上沉积该含铜的金属111。3. 如权利要求1所述的方法，其中修饰该表面区域105的歩骤包含通过沉积与该低k介电材料102相比具有较高弹性模数的补强材料 而形成补强层105。4. 如权利要求3所述的方法，其中该补强材料105是非金属材料。5. 如权利要求3所述的方法，其中该补强材料105是金属材料。6. 如权利要求3所述的方法，还包含测定该互连线112的设计尺寸、测定该补强层105的目标厚度及根据该设计尺寸及该...
【专利技术属性】
技术研发人员：P许布勒，F科申斯基，F福伊斯特尔，
申请(专利权)人：先进微装置公司，
类型：发明
国别省市：US[美国]
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