半导体器件制造技术

本发明专利技术提供一种能缩短导通时间的沟槽结构的半导体器件。该半导体器件（１）包括：在半导体基板上形成的第一外延层；与第一外延层的上面接触而形成且杂质浓度比第一外延层低的第二外延层；设置在第二外延层中且从其上面向下方向形成的多个沟槽；嵌入到沟槽的内侧的栅电极；沿着沟槽的两侧面从第二外延层的上面向下方向设置的源极区域；沿着沟槽的两侧面从源极区域的下面向下方向设置的基极区域；和基极高浓度区域，其与沟槽分离且与源极区域和基极区域邻接，从第二外延层的上面向下方向形成得比基极区域更深，与基极区域为相同导电型，杂质浓度比基极区域更高。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体器件，尤其涉及沿沟槽的侧面构成MOSFET的半 导体器件。
技术介绍
沿沟槽的侧面构成MOSFET的半导体器件(以下称为沟槽结构的半 导体器件)与沿外延层的上面形成MOSFET (平板(planer)型DMOSFET (双重扩散MOSFET))的半导体器件相比，可降低导通电阻，因此近年 需求在不断扩大。图4中表示现有的沟槽结构的半导体器件。该半导体器件101在N型 半导体基板110的上面形成有N—型外延层111。在外延层111中，从其上 面开始向下方向形成有多个沟槽(trench) 120。并且，沿着沟槽120的两 个侧面构成了 MOSFET。艮口，向沟槽120的内侧嵌入栅电极121，沿着沟槽120的两侧面，向 下依次设置有N+型源极区域113、 P—型基极区域114。在外延层lll中， 比基极区域114更位于下方的区域成为N—型漏极区域115。还有，与沟槽 120分离并与源极区域113和基极区域114邻接地设置有从外延层111的 上面向下方向形成的基极高浓度区域116。该基极高浓度区域116与基极 区域114为相同导电型，杂质浓度高，形成得比基极区域114更浅。基极 高浓度区域116与后述的源极电极125之间取得欧姆接触，还有，减小了 基极区域114的电阻成分。再有，在沟槽120与栅电极121之间，设置有作为薄的硅氧化膜的栅 绝缘膜122。该栅绝缘膜122延伸至外延层111的上面。进而，在栅电极 121以及栅绝缘膜122上，按照覆盖外延层111的上面的一部分的方式形 成有层间绝缘膜123。栅绝缘膜122和层间绝缘膜123在源极区域113的一部分以及基极高浓度区域116的上面通过蚀刻而被去除，该被去除的部 分成为接触孔124。按照通过该接触孔124而与源极区域113和基极高浓 度区域116电接触的方式，设置有金属层的源电极125。该半导体器件101在截止状态下如图5所示，在外延层111的漏极区 域115中，耗尽层140、 141从基极区域114和沟槽120的下面开始延伸 形成。从基极区域114延伸的耗尽层140其宽度比较大，从沟槽120的下 面延伸的耗尽层141其宽度小。栅电极121与漏极区域115之间的电容即 栅极漏极间电容CGD主要由栅绝缘膜122所具有的电容和在沟槽120的 下面形成的耗尽层141所具有的电容串联耦合而成。由于耗尽层141所具 有的电容的值与其宽度成反比，因此，宽度小的耗尽层141的电容的值大, 栅极漏极间电容CGD也变大。相反，宽度大的耗尽层141的电容的值小， 栅极漏极间的电容CGD也变小。但是，本申请专利技术者在之前向日本专利局提出的特愿2005 — 115952 中提出了一种半导体器件，其为了实现高速开关转换能力而具有可縮短导 通时间的平板型DMOSFET。根据该在先申请，通过控制截止状态的耗尽 层的方向和宽度，可减小栅极漏极间电容CGD，结果，可縮短导通时间。本申请专利技术者着眼于以下方面而提出本专利技术若将该在先申请改进后 应用到沟槽结构的半导体器件中，通过縮短的导通时间和低导通电阻，可 进一步实现高速的开关转换能力。专利文献l:特开平8—250731号公报
技术实现思路
本专利技术鉴于上述事项而实现，目的在于提供一种能縮短导通时间的沟 槽结构的半导体器件。该专利技术的半导体器件构成为包括在半导体基板上形成的第一外延层；与第一外延层的上面接触而形成且杂质浓度比第一外延层低的第二外延层；设置在第二外延层中且从其上面向下方向形成的多个沟槽；嵌入到 沟槽的内侧的栅电极；沿着沟槽的两侧面从第二外延层的上面向下方向设置的源极区域；沿着沟槽的两侧面从源极区域的下面向下方向设置的基极 区域；和基极高浓度区域，其与沟槽分离且与源极区域和基极区域邻接，从第二外延层的上面向下方向形成得比基极区域更深，与基极区域为相同 导电型，杂质浓度比基极区域更高。也可以在栅电极上，按照覆盖第二外延层的上面的一部分的方式形成 有层间绝缘膜，与该层间绝缘膜、源极区域的一部分和基极高浓度区域的 上面相接触地设置有源电极。还可以在栅电极上，形成有嵌入至沟槽的内侧的开口边缘附近的嵌入 绝缘膜，与嵌入绝缘膜、源极区域和基极高浓度区域的上面相接触地设置 有源电极。根据本专利技术的半导体器件，在截止状态下，从在沟槽的两侧设置的基 极高浓度区域开始延伸的耗尽层位于沟槽下侧的部分会相互连接，结果，栅极漏极间电容CGD减小，可縮短导通时间。本专利技术的上述或其他目的、特征以及效果，通过参照附图在下面描述 的实施方式的说明可明确。附图说明图1是本专利技术的希望的实施方式涉及的半导体器件的剖视图； 图2是表示本专利技术的希望的实施方式涉及的半导体器件的截止状态的 剖视图3是本专利技术的另一希望的实施方式涉及的半导体器件的剖视图4是现有的半导体器件的剖视图5是表示现有的半导体器件的截止状态的剖视图。图中L 2一半导体器件；IO —半导体基板；11—第一外延层；12 — 第二外延层；13—源极区域；14一基极区域；15 —漏极区域；16 —基极高 浓度区域；20—沟槽；21—栅电极；23—层间绝缘膜；25—源电极；26— 嵌入绝缘膜；40—耗尽层。具体实施例方式下面，参照附图，对用于实施本专利技术的最佳方式进行说明。 图1是本专利技术的希望的实施方式涉及的半导体器件的剖视图。该半导 体器件1在N型(例如杂质浓度1019/(^13左右)半导体基板10上形成有导电型与其相同且杂质浓度比其低的N—型(例如杂质浓度1016/(^3左右) 第一外延层11，并形成有与第一外延层11的上面接触且导电型与其相同、 杂质浓度比其低的N—_型(例如杂质浓度1015/^113左右)第二外延层12。 即，在
技术介绍
中说明的半导体器件101中外延层是外延层111这一层， 但在该半导体器件1中，在相当于外延层111的第一外延层11的上面形 成有第二外延层12，为两层结构。在第二外延层12中，从其上面开始向下方向形成有多个沟槽20。并 且，沿着沟槽20的两个侧面构成了MOSFET。即，向沟槽20的内侧嵌入 栅电极21，沿着沟槽20的两侧面，从第二外延层12的上面开始向下方向 设置有N+型源极区域13，从源极区域13的下面开始向下方向设置有P— 型基极区域14。在第二外延层12中，比基极区域14或基极高浓度区域 16更位于下方的区域成为N—_型漏极区域15。还有，与沟槽20分离并与 源极区域13和基极区域14邻接地设置有从第二外延层12的上面向下方 向形成的基极高浓度区域16。该基极高浓度区域16与基极区域14为相同 导电型，杂质浓度高，形成得比基极区域14更深。基极高浓度区域16与 后述的源极电极25之间取得欧姆接触，还有，减小了基极区域14的电阻 成分。而且，如后面所述，在半导体器件l的截止状态下，对减小栅极漏 极间电容CGD起到重要作用。因此，在第二外延层12中设置有源极区域13、基极区域14、基极高 浓度区域16，剩余区域成为漏极区域15。还有，与第二外延层12的漏极 区域15接触并形成在其下的第一外延层11也成为漏极区域的一部分。此 外，第二外延层12 (漏极区域15)如后面所述，从在沟槽20的两侧设置 的基极高浓度区域16到截止状态时延伸的耗尽层40位于沟槽20下侧的 本文档来自技高网...

【技术保护点】
一种半导体器件，其构成为包括：在半导体基板上形成的第一外延层；与第一外延层的上面接触形成且杂质浓度比第一外延层低的第二外延层；设置在第二外延层中且从其上面向下方向形成的多个沟槽；嵌入到沟槽的内侧的栅电极；沿着沟槽的两侧面，从第二外延层的上面向下方向设置的源极区域；沿着沟槽的两侧面，从源极区域的下面向下方向设置的基极区域；和基极高浓度区域，其与沟槽分离且与源极区域和基极区域邻接，从第二外延层的上面向下方向形成得比基极区域更深，导电型与基极区域相同，杂质浓度比基极区域更高。

【技术特征摘要】
【国外来华专利技术】JP 2005-6-14 173243/20051、一种半导体器件，其构成为包括在半导体基板上形成的第一外延层；与第一外延层的上面接触形成且杂质浓度比第一外延层低的第二外延层；设置在第二外延层中且从其上面向下方向形成的多个沟槽；嵌入到沟槽的内侧的栅电极；沿着沟槽的两侧面，从第二外延层的上面向下方向设置的源极区域；沿着沟槽的两侧面，从源极区域的下面向下方向设置的基极区域；和基极高浓度区域，其与沟槽分离且与源极区域和基极区域邻...

【专利技术属性】
技术研发人员：高石昌，
申请(专利权)人：罗姆股份有限公司，
类型：发明
国别省市：JP[日本]