半导体器件及其制造方法技术

本发明专利技术提供了一种诸如ＤＭＯＳ器件的半导体器件及用于制造该半导体器件的方法。所述ＤＭＯＳ器件包括漂移区和阱区，其同时形成以具有基本相同深度。所述ＤＭＯＳ器件包括高压晶体管区域和低压晶体管区域、形成于所述高压晶体管区域中的漂移扩散区以及形成于所述低压晶体管区域中的阱区。可以同时形成所述漂移扩散区和所述阱区以简化制造工艺。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件，更具体地，涉及一种双扩散金属氧化物半导 体(DMOS)器件及其制造方法。
技术介绍
一般地，功率MOS场效应晶体管(M0SFET)具有大于双极型晶体管的 输入阻抗。因此，MOSFET可以为电子器件提供高功率增益并且仅需要非常 简单的栅驱动电路。由于MOSFET为单极型器件，所以当MOSFET截止时不 会由少数载波存储以及再结合引起时延。因此，MOSFET在交换模式的电源、 荧光灯镇流器(ballast)以及发动机驱动电路中日益流行。通常，使用平面扩散技术制造的双扩散MOSFET (DMOSFET)已经广泛 用于功率MOSFET。在集成CMOS晶体管和双极型晶体管的技术中引入横向 DMOS (LDMOS)晶体管。传统的LDMOS器件由于其简单的结构非常适用于在VLSI工艺中使用。 然而，认为LDMOS器件与垂直DMOS (VDMOS)器件相比具有较差的特性。 由此，LDMOS器件己经没有得到太多关注。近年来，降低表面电场(RESURF) LDMOS器件证明为具有较佳的导通电阻(ON-resistance ， Rsp)。DMOS器件通常具有集成DMOS晶体管和CMOS晶体管的结构。DMOS 晶体管包括CMOS阱区以及与CMOS阱区相分离的高压阱区以允许20伏特 或更高的高击穿电压。DMOS晶体管也包括在高电压阱区中形成的漂移扩散 区。图l和图2示出了传统DMOS器件的截面图。参见图l,DMOS器件包括半导体衬底，其中限定了低压晶体管区域(LVN 禾口LVP)、中压晶体管区域(MVP和MVN)以及高压晶体管区域(HVN和 HVP)。半导体衬底包括其中形成的深n阱区10。P阱区12和n阱区14通过在深n阱区10上方将杂质离子注入到半导体 衬底中形成。随后，在该半导体衬底上形成用于n型杂质注入的n型离子注入 掩模，以及在半导体衬底上使用n型离子注入掩模将n型杂质离子注入到半导 体衬底中而形成n型漂移扩散区16。随后移除n型离子注入掩模。此外，在 半导体衬底上形成用于p型离子注入的p型离子注入掩模，以及在半导体衬底 上通过使用p型离子注入掩模将p型杂质离子注入到半导体衬底中而形成p 型漂移扩散区18。随后在半导体衬底上形成浅槽隔离层17以将半导体衬底分隔为晶体管区域。参见图2，第-一阱掩模图案在其中已经形成n型漂移扩散区16和p型漂 移扩散区18的半导体衬底上形成，以及n阱20通过使用第一阱掩模图案作为 掩模将n型杂质离子注入到半导体衬底中而在半导体衬底上形成。在移除第一 阱掩模图案之后，第二阱掩模图案在半导体衬底上形成，以及使用第二阱掩模 图案作为掩模在半导体衬底上形成p阱22。在传统DMOS制造方法中，通过分离工艺，形成低压晶体管区域(LVN 和LVP)中的第一和第二阱区，以及漂移扩散区16和18。因此，传统方法需 要许多光刻工艺，从而需要更多的处理时间以及更高的工艺成本。
技术实现思路
鉴于以上所述，提供一种DMOS器件及其制造方法。该方法可以通过在 半导体衬底中同时形成阱区和漂移区而包括减少数目的光刻工艺。在本专利技术的一个实施方式中，DMOS器件包括具有高电压晶体管区域和 低电压晶体管区域的半导体衬底、形成于高电压晶体管区域中的漂移扩散区以 及形成于低电压晶体管区域中的阱区，其中该漂移扩散区具有的深度基本与阱 区的深度相等。在本专利技术的一个实施方式中，该方法包括提供具有高压晶体管区域和低压 晶体管区域的半导体衬底，以及同时在高电压晶体管区域中形成漂移扩散区以 及在低电压晶体管区域中形成阱区。应该理解，本专利技术的前面概括性描述和以下详细描述都是示意性的和解释 性的，意在对本专利技术的权利要求提供进一步解释。附图说明在附图中图1和图2是示出传统DMOS器件及其传统制造方法的截面图；图3是示出了根据本专利技术实施方式的DMOS器件阱区的横截面视图；图4到图6示出了根据本专利技术实施方式的DMOS器件的制造方法的截面图。具体实施方式下面将参照附图中示出的实施例详细说明本专利技术的实施方式。附图中尽可 能相同的附图标记表示相同或相似的元件。图3示出了根据本专利技术实施方式的DMOS器件的阱结构。参见图3， DMOS器件包括在半导体衬底中形成的深n阱区50，以及在 深n阱区50上方形成的高压n阱区52和高压p阱区54。N型漂移扩散区56在高压p阱区54中形成。p型漂移扩散区62在高压n 阱区52中形成。在DMOS器件中，低压晶体管区域(包括，例如LVN禾QLVP)、和高压 晶体管区域(包括，例如MVP、 MVN、 HVN和HVP)可以限制在半导体衬 底中。隔离层70s在半导体衬底上形成，以分离高压晶体管区域中的n型和p 型中压晶体管区(MVP和MVN)以及n型和p型高压扩散晶体管区(HVN 和HVP) 。 n型漂移扩散区56在n型高压扩散的晶体管区HVN中形成。p 型漂移扩散区62在p型高压扩散的晶体管区HVP中形成。在低压晶体管区域中，形成n阱58以限定p型低电压晶体管区(LVP)， 并且形成p阱64以限定n型低压晶体管区(LVN)。在一个实施方式中，n阱58可以形成以具有与n型漂移扩散区56相等的 深度，以及具有与n型漂移扩散区56相同的掺杂浓度和相同的外形。此外，p 阱64形成以具有与p型漂移扩散区62相等的深度，以及具有与p型漂移扩散 区62相同的掺杂浓度和相同的外形。图4到图6是示出根据本专利技术实施方式的DMOS器件的制造方法的截面图。参见图4，在半导体衬底中可以分离地限定低压晶体管区域(LVN和LVP) 和高压晶体管区(MVN、 MVP、 HVN禾QHVP)。深n阱50在半导体衬底中 形成。高压n阱区52和高压p阱区54在深n阱50上方形成。高压n阱区52 和高压p阱区形成于在半导体衬底中限定的高压晶体管区中。第一掩模图案60在已经在其中形成高压n阱区52和高压p阱区54的半 导体衬底上形成。第一掩模图案60具有开口，通过此开口曝光部分高压p阱 区54和部分低压晶体管区。可以使用第一掩模图案60作为离子注入掩模将n型杂质离子注入到半导 体衬底中以在高压p阱区54中形成n型漂移扩散区56以及在低压晶体管区域 中形成n阱58以限定p型低压晶体管区(LVP)。参见图5，移除第一掩模图案60以及第二掩模图案66在半导体衬底上形 成。在一个实施方式中，第二掩模图案66可以为第一掩模图案60的反向掩模。第二掩模图案66具有开口，通过此开口曝光部分高压n阱区52和部分低 压晶体管区。p型杂质离子可以使用第二掩模图案66作为离子注入掩模而注 入到半导体衬底中以在高压n阱区52中形成p型漂移扩散区62以及在低压晶 体管区域中形成p阱64，从而限定n型低压晶体管区(LVN)。参见图6，移除第二掩模图案66以及在半导体衬底上形成硬掩模层68。 使用硬掩模层68作为蚀刻掩模在半导体衬底中形成多个沟道区70。沟道区70可以将低压晶体管区域的n型低压晶体管区(LVN)和p型低 压晶体管区(LVP)分开。而且，沟道区70可以将低压晶体管区和高压晶体 管区分开。此外，沟道区70可以将中压晶体管区(MVN和MVP)和高压晶 体管区域中的扩散晶体管区(HVN和HVP)分开。回到图3，可以通过使用隔离层填充沟道区70以及执行平坦化工本文档来自技高网...

【技术保护点】
一种双扩散金属氧化物半导体器件，包括：具有高压晶体管区域和低压晶体管区域的半导体衬底；形成于所述高压晶体管区域中的漂移扩散区；形成于所述低压晶体管区域中的阱区；其中所述漂移扩散区的深度基本等于所述阱区的深度。

【技术特征摘要】
KR 2006-12-29 10-2006-01373451.一种双扩散金属氧化物半导体器件，包括具有高压晶体管区域和低压晶体管区域的半导体衬底；形成于所述高压晶体管区域中的漂移扩散区；形成于所述低压晶体管区域中的阱区；其中所述漂移扩散区的深度基本等于所述阱区的深度。2. 根据权利要求1所述的双扩散金属氧化物半导体器件，其特征在于， 还包含形成于所述高压晶体管区域中的高压阱区； 其中，所述漂移扩散区形成于所述高压阱区中。3. 根据权利要求1所述的双扩散金属氧化物半导体器件，其特征在于， 还包含形成于所述高压晶体管区域中的第一传导型高压阱区和第二传导型高压 阱区；其中，第二传导型漂移扩散区形成于所述第一传导型高压阱区中，以及第 一传导型漂移扩散区形成于所述第二传导型高压阱区中。4. 根据权利要求3所述的双扩散金属氧化物半导体器件，其特征在于，所述阱区包括第一传导型阱区和第二传导型阱区；其中，所述第一传导型阱区具有与所述第一传导型漂移扩散区基本相同的 深度，并且所述第二传导型阱区具有与所述第二传导型漂移扩散区基本相同的 深度。5. —种半导体器件的制造方法，包括提供具有低电压晶体管区域和高电压晶体管区域的半导体衬底；以及 同时在所述高电压晶体管区域中形成漂移扩散区以及在所述低电压晶体 管区域中形成阱区。6. ...

【专利技术属性】
技术研发人员：张德基，
申请(专利权)人：东部高科股份有限公司，
类型：发明
国别省市：KR[韩国]