金属氧化物半导体装置制造方法及图纸

本发明专利技术提供一种金属氧化物半导体装置，包括：半导体基底，具有顶部表面；栅极叠层，位于该半导体基底上方；以及应激物，位于该半导体基底之中且邻接于该栅极叠层，其中该应激物至少包括具有第一顶部表面的第一部分，且该第一顶部表面低于该半导体基底的顶部表面。本发明专利技术可以很容易地应用于形成ＮＭＯＳ装置，并且对应的接触蚀刻停止层具有高拉伸应力。

【技术实现步骤摘要】

本专利技术有关于一种半导体装置，特别有关于一种具有应激物(stressor)的 金属氧化物半导体装置(metal oxide semiconductor; MOS)的结构及其制造方法。
技术介绍
过去几十年以来，随着例如金属氧化物半导体装置等半导体装置的尺寸 及固有的图案的縮小，已经能够在集成电路的速度、性能、密度及单位功能 的成本方面持续地改进。根据金属氧化物半导体装置的设计以及金属氧化物 半导体装置固有的特性之一，调整金属氧化物半导体装置的栅极下方、位于 源极及漏极之间的沟道区域的长度，来改变与沟道区域有关的阻值，能够影 响金属氧化物半导体装置的性能。特别是，縮短沟道区域的长度会降低金属 氧化物半导体装置的源极-漏极的阻值，而假设其它参数保持在相对的固定 值，当施加足够的电压于金属氧化物半导体装置的栅极时，可以增加源极与 漏极之间的电流量。为了更进一步提升金属氧化物半导体装置的性能，可以导入应激物于金 属氧化物半导体装置的沟道区域来提高载流子的迁移率(carriermobility)。通 常，最好在n型金属氧化物半导体装置(NMOS装置)源极-漏极方向的沟道区 域产生拉伸应力(tensile stress),在p型金属氧化物半导体装置 (PMOS装置)源极-漏极方向的沟道区域则最好是产生压縮应力 (compressive stress)。常用于施加压縮应力于PMOS装置的沟道区域的方式为，在源极及漏极 区域生长锗化硅应激物(SiGe stressor),此方法一般包括下列步骤形成栅极 叠层于半导体基底；在栅极叠层的侧壁形成栅极间隙壁(gate spacer);沿着上 述栅极间隙壁在半导体基底之中形成凹陷部；在上述凹陷部外延生长锗化硅 应激物；以及进行退火(annealing)。锗化硅应激物会施加压縮应力于沟道区4域上，此沟道区域是位于源极锗化硅应激物以及漏极锗化硅应激物之间。类似地，可形成例如SiC应激物等能够产生拉伸应力的应激物于NMOS装置。 在金属氧化物半导体装置的沟道区域应用应激物会明显地改进金属氧 化物半导体装置的性能，因此，形成应激物会成为普遍的做法，而由于应力 的程度与金属氧化物半导体装置的驱动电流之间有直接的关联性，目前已开 发出许多新的方法和结构，以更进一步增加应力的程度。本专利技术提供一种新 的金属氧化物半导体装置的结构，以适应新开发出的材料与技术。
技术实现思路
根据上述目的，本专利技术实施例之一提供一种金属氧化物半导体装置，包 括半导体基底，具有顶部表面；栅极叠层，位于该半导体基底上方；以及 应激物，位于该半导体基底之中且邻接于该栅极叠层，其中该应激物至少包 括具有第一顶部表面的第一部分，且该第一顶部表面低于该半导体基底的顶 部表面。本专利技术另一实施例提供一种金属氧化物半导体装置，包括半导体基底； 栅极叠层，位于该半导体基底的上方，其中该栅极叠层与该半导体基底之间 具有界面；栅极间隙壁，位于该栅极叠层的侧壁；锗化硅应激物，位于该半 导体基底之中，其中该锗化硅应激物具有第一顶部表面，其大体上低于该界 面，并且其中该第一顶部表面的内部末端大体上对准该栅极间隙壁的外部的 侧壁；以及接触蚀刻停止层，位于该锗化硅应激物、该栅极间隙壁与该栅极 叠层的上方，其中该接触蚀刻停止层具有固有的压縮应力。本专利技术又一实施例提供一种半导体结构的形成方法，包括提供半导体 基底；形成栅极叠层于该半导体基底的上方，其中该半导体基底与该栅极叠 层之间具有界面；形成第一栅极间隙壁于该栅极叠层的侧壁；形成凹陷部于 该半导体基底之中，其中该凹陷部大体上对准该第一栅极间隙壁的外部边 缘；形成锗化硅应激物于该凹陷部之中，其中该锗化硅应激物的第一顶部表 面大体上低于该界面；以及；在该锗化硅应激物、该第一栅极间隙壁及该栅 极叠层的上方形成接触蚀刻停止层，其中该接触蚀刻停止层具有固有的压縮 应力。本专利技术可以很容易地应用于形成NMOS装置，并且对应的接触蚀刻停止层具有高拉伸应力。 附图说明图l显示传统的PMOS装置。 图2显示本专利技术的实施例。图3及图4为锗化硅应激物的厚度与标准化应力的仿真关系图。 图5至图10为本专利技术第一实施例的中间工艺剖面图。 图11为本专利技术第二实施例的剖面图，其中栅极间隙壁分别只包括间隙 壁衬层。图12至图15为本专利技术第三实施例的中间工艺剖面图。其中，附图标记说明如下2 半导体基底4 锗化硅应激物6-顶部表面10 栅极介电层12 应力接触蚀刻停止层20 半导体基底24 浅沟槽隔离物区域26-栅极介电层28 栅极电极30 浅掺杂源极/漏极区域34 栅极间隙壁34^氮化层342~氧化物衬层36~凹陷部40 锗化硅应激物44 锗化硅应激物的顶部表面46~界面50 深源极/漏极区域 52~金属硅化物区域54 接触蚀刻停止层 58 栅极间隙壁 R 凹陷距离 Dl 凹陷部的深度具体实施方式本专利技术优选实施例的制造与使用的说明详述如下，然而，可以理解的是， 本专利技术提供许多可应用的专利技术概念并于特定的描述中广泛地具体说明。这些 实施例仅以特定的附图阐述本专利技术的制造与使用，但不用以限制本专利技术的范 围。图1显示传统的P型金属氧化物半导体(p-type metal oxide semiconductor; PMOS)装置，其包括形成于半导体基底2之中的锗化硅(SiGe) 应激物4。通常，为了增加施加于PMOS装置的沟道区域的应力，锗化硅 应激物4的顶部表面会高于半导体基底2的顶部表面6，顶部表面6也是介 于半导体基底2以及栅极介电层10之间的界面。将应力施加于MOS装置的沟道区域的方式例如为，通过例如形成于源 极和漏极区域(也称为源极/漏极区域)的应激物或应力接触蚀刻停止层 (stressed contact etch stop layer; CESL)。在先前的MOS装置中，应力接触蚀 刻停止层具有固有的拉伸应力(inherent tensile stress),因而会施加不当的拉伸 应力于PMOS装置的沟道区域，凸出的锗化硅应激物4可预防应力接触蚀刻 停止层12太过于靠近对应的沟道区域，因此有可能降低由应力接触蚀刻停 止层12施加的不适当拉伸应力。再者，相较于较薄的锗化硅应激物，较厚 的锗化硅应激物4可能会施加较大的应力于沟道区域。近年来，应力接触蚀刻停止层也被用来施加想要的应力于MOS装置的 沟道区域，其中应力接触蚀刻停止层之中的应力的形成是通过选择适当的材 料或者通过适当的形成工艺，因此，MOS装置的其它构件必须随之进行对应 的改变，以进一步改进MOS装置的性能。专利技术人已研究锗化硅应激物的厚度，来显示锗化硅应激物的厚度以及沟 道区域的应力之间的关系。图2显示PMOS结构的一个例子，也是本专利技术的 实施例，专利技术人已针对此实施例进行仿真。此示范性的PMOS装置包括半导体基底20、栅极介电层26以及栅极电极28。锗化硅应激物40形成于半导 体基底20的凹陷部(recess)之中。此凹陷部的深度Dl大约为700A，锗化硅 应激物40的厚度为T，接触蚀刻停止层54形成于锗化硅应激物40以及栅极 电极28的上方，其中接触蚀刻停止层54的厚度大约为800A，并且具有固 有的压縮应力大约为2.8GPa。图3显示仿真的结果，其中标准化的沟道应本文档来自技高网...

【技术保护点】
一种金属氧化物半导体装置，包括：　　　　半导体基底，具有顶部表面；　　　　栅极叠层，位于该半导体基底上方；以及　　　　应激物，位于该半导体基底之中且邻接于该栅极叠层，其中该应激物至少包括具有第一顶部表面的第一部分，且该第一顶部表面低于该半导体基底的顶部表面。

【技术特征摘要】
US 2007-2-5 11/702,3901. 一种金属氧化物半导体装置，包括半导体基底，具有顶部表面；栅极叠层，位于该半导体基底上方；以及应激物，位于该半导体基底之中且邻接于该栅极叠层，其中该应激物至少包括具有第一顶部表面的第一部分，且该第一顶部表面低于该半导体基底的顶部表面。2. 如权利要求1所述的金属氧化物半导体装置，其中该第一顶部表面低 于该半导体基底的顶部表面超过大约50A。3. 如权利要求1所述的金属氧化物半导体装置，其中该金属氧化物半导 体装置为p型金属氧化物半导体装置，且该应激物包括硅锗。4. 如权利要求1所述的金属氧化物半导体装置，其中该金属氧化物半导 体装置为n型金属氧化物半导体装置，且该应激物包括碳化硅。5. 如权利要求1所述的金属氧化物半导体装置，其中该应激物具有大体 上平坦的顶部表面。6. 如权利要求1所述的金属氧化物半导体装置，其中该应激物还包括具 有第二顶部表面的第二部分，该第二顶部表面高于该第一顶部表面，并且其 中该第二部分位于该栅极叠层的侧壁的栅极间隙壁的正下方，且该第一顶部 表面与上方的金属硅化物区域接触。7. 如权利要求6所述的金属氧化物半导体装置，其中该第一顶部表面低 于该第二顶部表面超过大约50A。8. 如权利要求1所述的金属氧化物半导体装置，还包括接触蚀刻停止 层，位于该应激物与该栅极叠层的上方，其中该接触蚀刻停止层的固有的应 力具有大于约lGPa的量值。9. 如权利要求8所述的金属氧化物半导体装置，其中该接触蚀刻停止层 的厚度大于约100A。10. 如权利要求1所述的金属氧化物半...

【专利技术属性】
技术研发人员：官大明，柯志欣，李文钦，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]