封装导电结构及其制造方法技术

本发明专利技术是一种用于半导体基材的封装导电结构及其制造方法，该封装导电结构包含一凸块下金属层覆盖于半导体基材的衬垫上，然后于凸块下金属层上设置至少一辅助件，再覆盖一凸块导电层，最后再设置一凸块于凸块导电层上。借此，该凸块可通过凸块下金属层及凸块导电层，与半导体基材的衬垫电性连接，并提供较佳的接合缓冲能力及导电性质。

【技术实现步骤摘要】

本专利技术是关于一种用于半导体基材的封装导电结构；特别是一种可提升导电 性与凸块接合缓冲能力的封装导电结构。
技术介绍
现今的电子产品中，通常具有半导体芯片提供控制或逻辑运算功能，由于工 艺技术的不断进步，半导体芯片日渐小型化，封装尺寸也逐渐縮小。传统以打线接合(wire bonding)方式，将半导体芯片与其他元件相接合的 电子封装技术，早已不敷需求，取而代之的是以凸块(buraps)作为芯片与其他元 件接合的覆晶接合技术。更明确而言，在半导体芯片表面上设有多个凸块，其与 芯片内部结构电性导通，并用以与其他元件接合，如此一来，可节省传统焊线占 据较大面积的缺点，适用于较先进的工艺。现有具有凸块的半导体封装导电结构如图1所示，半导体芯片10包含一基 材ll及其上的衬垫(pad) 13，该衬垫13通常为金属导电材质，以作为半导体芯 片10的内部半导体结构与外界电性导通的接点。基材11上设置有保护层15，并 包覆衬垫13的周缘，使部分衬垫13暴露出来。随后，在衬垫13上形成一凸块下 金属层17之后，最后再将凸块19固着于凸块下金属层17」:，凸块19便可经由 凸块下金属层17，与衬垫13呈电性连接。然而，现有的封装导电结构中，凸块19于凸块下金属层17上的接合缓冲能 力在结构及材料上具有其限制，且衬垫13的可导电区域于封装前也已确定， 一旦 工序控制不良、或者材料的选择不当，将难以具备接合缓冲能力，甚至可能会因 为凸块19的接着不良而形成断路，甚至导致凸块19的脱落，造成半导体芯片失 效。有鉴于此，于半导体结构中，提供一可提升凸块接合缓冲及导电能力的封装导电结构，这为此一业界亟待解决的问题。
技术实现思路
本专利技术的一目的在于提供一种用于半导体基材的封装导电结构及其制造 方法，其中，在封装导电结构中设置至少一辅助件，借此增加凸块导电层与 凸块间的接触面积，并提供一弹性缓冲，可进一步提升其接合缓冲能力，降 低凸块与凸块导电层之间形成断路的风险。本专利技术的另一目的在于提供一种用于半导体基材的封装导电结构及其制 造方法，借助凸块下金属层与凸块导电层的设置，其导电接触面积增加，以 在提升接合缓冲能力的同时，进而提升其导电能力。为达上述目的，本专利技术揭示一种用于半导体基材的封装导电结构及其制 造方法；首先，在半导体基材上形成-保护层，其局部覆盖半导体基材的衬 垫，并界定一容置空间；接着设置一凸块下金属层，覆盖于半导体基材的衬 垫上并与其电性连接，然后于凸块下金属层上设置至少一辅助件，再设置一 凸块导电层覆盖其上，最后，再设置 -凸块于凸块导电层上；借此，该凸块 通过凸块导电层及凸块下金属层，可与半导体基材的衬垫呈电性连接。为让本专利技术的上述目的、技术特征、和优点能更明显易懂，下文是以较 佳实施例配合附图进行详细说明。附图说明图1是现有半导体封装导电结构的示意图；图2是本专利技术较佳实施例的工序示意图；图3是本专利技术较佳实施例的工序示意图；图4是本专利技术较佳实施例中，显示辅助件的上视图；图5是本专利技术较佳实施例的示意图；以及图6是本专利技术另一较佳实施例中，显示辅助件的上视图。具体实施方式本专利技术揭示一种用于半导体基材的；首先参阅图2，半导体基材21上包含-一衬垫23，衬垫23通常由铝所制成，以作为 半导体基材21内部的半导体结构与外界电性导通的接点。然后，于半导体基 材21上形成一保护层25，其局部覆盖衬垫23，以界定出一容置空间；在实 际制造上，可先形成一光刻胶层，经由图案化之后，再进行一蚀刻工序以去 除部分的光刻胶材料，以形成容置空间，使衬垫23局部暴露出来。请进一步参阅图3，于容置空间内形成一凸块下金属层(Under Bu即 Metal， UBM) 27，其与半导体基材21的衬垫23电性连接，其中，凸块下金 属层27是由钕/钨合金或铬所制成。为更清楚揭示本专利技术的结构，可进--步 界定凸块下金属层27具有一中央区域及一周缘区域，凸块下金属层27适以 周缘区域部分覆盖保护层25的边缘，而凸块下金属层27的中央区域则与半 导体基材21的衬垫23相接合。请一并参阅图4，所示为本专利技术的封装导电结构的上视图。接下来，于该 容置空间内形成至少一辅助件31，更明确而言，是将辅助件31形成于凸块下 金属层27的中央区域上。于实际制造时，可利用光掩模40进行一曝光工序， 形成辅助件31的初步结构，再进行一加热工序使其固化，以利辅助件31的 成形；较佳地，该辅助件31为一柱体，且是由聚酰亚胺(Polyimide， PI) 所制成，以形成具有弹性的结构，提供一接合缓冲能力。如图5所示，随后再形成一凸块导电层28，覆盖于该凸块下金属层27及 辅助件31上，较佳地，该凸块导电层28是由金或铬所制成，以提供良好的 导电能力。最后，形成一凸块29于凸块导电层28上，通过凸块导电层28及 凸块下金属层27，凸块29可与半导体基材21的衬垫23电性连接。请再次参阅图4，前述的实施例中仅以一辅助件31为例，实际上辅助件 31的数量或形式不作限制，所属
中具有通常知识者皆可进行变化。 本专利技术的另一较佳实施例如图6所示，可还包含多个辅助件31，借助辅助件 31的设计，可得到较佳的接合缓冲能力与导电性。借助在封装导电结构中设置辅助件，本专利技术可提升凸块的接合缓冲能力， 并同时增加导电层的接触面积，进而提升其导电能力。上述的实施例仅用来例举本专利技术的实施态样，以及阐释本专利技术的技术特 征，并非用来限制本专利技术的保护范畴。任何熟悉此技术者可轻易完成的改变或均等性的安排均属于本专利技术所主张的范围，本专利技术的权利保护范围应以本 申请权利要求范围为准。本文档来自技高网...

【技术保护点】
一种封装导电结构，用于一半导体基材，该半导体基材上包含一衬垫，该封装导电结构包含：一凸块下金属层，与该半导体基材的衬垫电性连接；至少一辅助件，设置于该凸块下金属层上；一凸块导电层，覆盖于该凸块下金属层及该至少一辅助件；以 及一凸块，设置于该凸块导电层上；借此，该凸块通过该凸块导电层及该凸块下金属层，可与该半导体基材的衬垫电性连接。

【技术特征摘要】
1. 一种封装导电结构，用于一半导体基材，该半导体基材上包含一衬垫，该封装导电结构包含一凸块下金属层，与该半导体基材的衬垫电性连接；至少一辅助件，设置于该凸块下金属层上；一凸块导电层，覆盖于该凸块下金属层及该至少一辅助件；以及一凸块，设置于该凸块导电层上；借此，该凸块通过该凸块导电层及该凸块下金属层，可与该半导体基材的衬垫电性连接。2. 根据权利要求1所述的封装导电结构，其特征在于该凸块下金属层具 有一中央区域及一周缘区域，适以形成一容置空间，该至少一辅助件是设置 于该容置空间内，且于该凸块下金属层的中央区域上。3. 根据权利要求2所述的封装导电结构，其特征在于还具有一保护层， 该凸块下金属层适以该周缘区域，部分覆盖该保护层的一边缘。4. 根据权利要求3所述的封装导电结构，其特征在于该凸块下金属层是 于该中央区域，与该衬垫部分接合，且该保护层是局部覆盖该衬垫。5. 根据权利要求1所述的封装导电结构，其特征在于该凸块下金属层是 由钛/钨合金或铬所制成。6. 根据权利要求1所述的封装导电结构，其特征在于该凸块导电层是由 金或铬所制成。7. 根据权利要求1所述的封装导电结构，其特征在于该至少一辅助件是 由聚酰亚胺所制成。8. 根据权利要求1所述的封装导电结构，其特征在于该至少一辅助件为 一柱体。9. 根据权利要...

【专利技术属性】
技术研发人员：齐中邦，
申请(专利权)人：南茂科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]