上电掉电复位电路制造技术

本发明专利技术涉及集成电路技术领域，提供了一种上电掉电复位电路，其包括：掉电处理模块，连接于供电端与地之间，根据供电端提供的输入电压生成第一控制信号；上电处理模块，连接于供电端与地之间，具有接入第一控制信号的第一输入端和接入第二控制信号的第二输入端，以及用于提供电压调节信号的第一输出端；功率管，连接于前述第一输出端和地之间，根据电压调节信号生成复位信号。由此可以确保在上电和掉电时，位于该上电掉电复位电路输出端的功率管均能正常工作，提高电路的可靠性和稳定性。提高电路的可靠性和稳定性。提高电路的可靠性和稳定性。

【技术实现步骤摘要】
上电掉电复位电路


[0001]本专利技术涉及集成电路
，具体涉及一种上电掉电复位电路。

技术介绍

[0002]目前的芯片中基本都内置上电掉电复位电路。大多数复位芯片的输出为低电平有效，在上电过程中，当电源电压小于上电复位电压(Power on Reset，VPOR)时，输出功率管处于未开启，使得输出处于不定态，可能会产生错误指示，影响整个芯片系统。
[0003]传统的上电掉电复位电路种类虽然很多，然而在大部分的单片机的GPIO(通用输入/输出口)的设置中，都会有两种不同的输出方式提供选择，一种是开漏极(open drain)输出，另外一种是推挽(push pull)的输出方式。
[0004]图1示出现有技术的一种上电掉电复位电路的示意图，如图1所示，该上电掉电复位电路为推挽输出，其可以输出高/低电平，输出端一般连接数字器件。该上电掉电复位电路包括依次串联在供电端VDD与地之间的PMOS管T11和NMOS管T12，该PMOS管T11和NMOS管T12的栅极共同连接以接入输入信号In，该PMOS管T11漏极与NMOS管T12漏极的连接节点提供输出信号Out，在栅极输入0时，高侧PMOS管T11导通，低侧NMOS管T12高阻关断，输出1；在栅极输入1时，高侧PMOS管T11高阻关断，低侧NMOS管T12导通，输出0(该电路不需要外部上拉电路，且上升沿变化比较陡峭)。
[0005]图2示出现有技术的另一种上电掉电复位电路的示意图，如图2所示，该上电掉电复位电路为开漏输出，以上拉电阻连接的晶体管的集电极作为输出端，适合于做电流型的驱动，其吸收电流的能力强。该上电掉电复位电路包括依次串联在供电端VDD与地之间的上拉电阻R21和NMOS管T22，该NMOS管T22的栅极接入输入信号In，该上拉电阻R21与NMOS管T22漏极的连接节点用以提供输出信号Out，在栅极输入0时，NMOS管T22不导通，漏极高阻关断，输出1。在栅极输入1时，NMOS管T22的漏极和源极导通，输出0(需要外部上拉电路，且上升沿变化比较缓慢)。
[0006]具有上述两种中任意一种输出形式的芯片在上电过程中，当输出MOS管的栅极接入的输入信号In未达到开启电压(例如为700mV)时，输出信号out都会处于不定态，有可能给后级电路错误指示信号。
[0007]而使用低导通电压(low Vth，lvt)的MOS管作为输出管虽然在一定程度上能减小前述开启电压，降低上电复位电压(VPOR)，但是会在芯片制造中增加额外的layer层，增加成本，同时在高温下低导通电压的MOS管有漏电风险，可靠性较差。

技术实现思路

[0008]为了解决上述技术问题，本专利技术提供了一种上电掉电复位电路，可以确保在上电和掉电时输出端的功率管均能正常工作，提高电路的可靠性和稳定性。
[0009]本专利技术提供了一种上电掉电复位电路，包括：
[0010]掉电处理模块，连接于供电端与地之间，根据供电端提供的输入电压生成第一控
制信号；
[0011]上电处理模块，连接于供电端与地之间，具有接入该第一控制信号的第一输入端和接入第二控制信号的第二输入端，以及用于提供电压调节信号的第一输出端；
[0012]功率管，连接于前述第一输出端和地之间，根据前述电压调节信号生成复位信号。
[0013]优选地，前述掉电处理模块包括：
[0014]串联在供电端与地之间的第一晶体管和第一电容，该第一晶体管的第一端连接供电端，第二端与第一电容连接，且该第二端与该第一晶体管的控制端连接；
[0015]串联在第一晶体管的第二端与地之间的第二晶体管、第一电阻和第三晶体管，该第二晶体管与第三晶体管的控制端共同连接至供电端，
[0016]该第一电阻与第三晶体管的连接节点用于提供前述第一控制信号。
[0017]优选地，前述第一晶体管的衬底端与第二晶体管的衬底端电连接，且该第一晶体管的衬底端与自身的第二端连接，第二晶体管的衬底端与自身的第一端连接，且该第二晶体管的第一端与第一晶体管的第二端连接。
[0018]优选地，前述上电处理模块包括：
[0019]串联在供电端与地之间的第四晶体管、第五晶体管和第六晶体管，该第五晶体管的控制端作为前述第二输入端，用以接入前述第二控制信号；
[0020]串联在供电端与地之间的第七晶体管和第三电容，该第七晶体管的第一端连接供电端，该第七晶体管的控制端与第四晶体管和第五晶体管的连接节点连接，该第七晶体管和第三电容的连接节点用以提供第三控制信号；
[0021]第二电容，连接于第七晶体管的第一端和控制端之间；
[0022]串联在供电端与地之间的第二电阻、第八晶体管和第九晶体管，该第八晶体管的控制端与第七晶体管和第三电容的连接节点连接，接入前述第三控制信号，第九晶体管的控制端和第五晶体管的控制端电连接，接入前述第二控制信号。
[0023]优选地，前述上电处理模块还包括：
[0024]并联连接在第三电容两端的第十晶体管，所述第十晶体管的第一端与所述第七晶体管和所述第三电容的连接节点连接，第二端接地，控制端作为前述第一输入端接入前述第一控制信号。
[0025]优选地，前述上电处理模块还包括：
[0026]串联在供电端与第九晶体管之间的第四电容和第三电阻。
[0027]优选地，前述功率管的第一端作为该上电掉电复位电路的输出端，用以提供前述复位信号，第二端接地，控制端与前述第一输出端连接，接入前述电压调节信号。
[0028]优选地，前述功率管为双极性结型晶体管。
[0029]优选地，前述第一晶体管、第二晶体管、第四晶体管、第七晶体管和第八晶体管均为P型金属氧化物半导体场效应晶体管。
[0030]优选地，前述第三晶体管、第五晶体管、第九晶体管和第十晶体管均为N型金属氧化物半导体场效应晶体管。
[0031]本专利技术的有益效果是：本专利技术实施例提供了一种上电掉电复位电路，其包括：连接于供电端与地之间的掉电处理模块，该掉电处理模块能根据供电端提供的输入电压生成第一控制信号；连接于供电端与地之间的上电处理模块，该上电处理模块根据掉电处理模块
提供的第一控制信号和第二控制信号生成电压调节信号，并将其提供至与该上电处理模块连接的功率管的控制端，而该功率管根据前述电压调节信号控制自身的导通关断状态，释放复位信号，使连接的芯片或者说电路所处的芯片正常工作。由此可以确保在上电和掉电时，该上电掉电复位电路中作为输出端的功率管均能正常工作，避免现有技术中使用MOS管做功率管时在高温下的漏电风险，提高了电路的可靠性和稳定性。
附图说明
[0032]通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其他目的、特征和优点将更为清楚。
[0033]图1示出现有技术的一种上电掉电复位电路的示意图；
[0034]图2示出现有技术的另一种上电掉电复位电路的示意图；
[0035]图3示出本专利技术实施例提供的一本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种上电掉电复位电路，其特征在于，包括：掉电处理模块，连接于供电端与地之间，根据所述供电端提供的输入电压生成第一控制信号；上电处理模块，连接于所述供电端与地之间，具有接入所述第一控制信号的第一输入端和接入第二控制信号的第二输入端，以及用于提供电压调节信号的第一输出端；功率管，连接于所述第一输出端和地之间，根据所述电压调节信号生成复位信号。2.根据权利要求1所述的上电掉电复位电路，其特征在于，所述掉电处理模块包括：串联在所述供电端与地之间的第一晶体管和第一电容，所述第一晶体管的第一端连接所述供电端，第二端与所述第一电容连接，且所述第二端与所述第一晶体管的控制端连接；串联在所述第一晶体管的第二端与地之间的第二晶体管、第一电阻和第三晶体管，所述第二晶体管与所述第三晶体管的控制端共同连接至所述供电端，所述第一电阻与所述第三晶体管的连接节点用于提供所述第一控制信号。3.根据权利要求2所述的上电掉电复位电路，其特征在于，所述第一晶体管的衬底端与所述第二晶体管的衬底端电连接，且所述第一晶体管的衬底端与自身的第二端连接，所述第二晶体管的衬底端与自身的第一端连接。4.根据权利要求1所述的上电掉电复位电路，其特征在于，所述上电处理模块包括：串联在所述供电端与地之间的第四晶体管、第五晶体管和第六晶体管，所述第五晶体管的控制端作为所述第二输入端，用以接入所述第二控制信号；串联在所述供电端与地之间的第七晶体管和第三电容，所述第七晶体管的第一端连接所述供电端，所述第七晶体管的控制端与所述第四晶体管和所述第五晶体管的连接节点连...

【专利技术属性】
技术研发人员：王野，谢程益，
申请(专利权)人：圣邦微电子北京股份有限公司，
类型：发明
国别省市：