非易失性存储单元的制作方法技术

本发明专利技术提供一种制作非易失性存储单元的方法，首先提供基底，其中形成有一沟槽，且沟槽侧壁依序形成有隧穿氧化层以及浮置栅极。然后在沟槽内形成控制栅极，再进行高密度等离子体沉积工艺，在控制栅极的顶部表面形成高密度等离子体氧化层。

【技术实现步骤摘要】

本专利技术涉及一种制作存储单元的方法，尤其涉及一种非易失性存储单元 的方法。
技术介绍
非易失性存储单元具有可重复抹除读写的特性，加上传输快速、低耗电， 所以应用层面非常广泛，因此已广泛应用在可携式产品中，成为许多信息、 通讯及消费性电子产品中的必要元件。然而，为了提供轻巧及高品质的电子 元件产品，提升非易失性存储器的元件集成度与品质便成为当前信息产业与 存储器制造业发展的重点。请考图1,图1为已知的非易失性存储器的存储单元IO结构。存储单元 10设于基底12上，包含设于基底12的沟槽26中的控制栅极14、设于控制 栅极14的两侧的浮置栅极16、设于控制栅极14与浮置栅极16之间的至少 一介电层18、设于控制栅极14之上的帽盖层20、两条字线22以及设于浮 置栅极16外侧的间隙壁24。其中，帽盖层20具有保护控制栅极14的功能， 在已知技术中以热氧化工艺使氧化物生长在多晶硅控制栅极14顶部表面。 然而，由于元件集成度不断提高，使得单一存储单元的临界尺寸(criticadimension, CD)不断缩小，因此要以已知方法在控制栅极14顶部表面形成 足够厚度，如600埃(angstrom, A)的帽盖层20的困难度亦大大的提升。 请参考表l,表l为沟槽26临界尺寸与帽盖层20的关系表。表l<table>table see original document page 3</column></row><table>因此，由表1可知，当存储单元10的临界尺寸越来越小时，已知方式 所制作的帽盖层20的厚度也越来越薄而不敷使用。导致存储单元10制作困 难或品质不佳，亦使得非易失存储器在提升集成度上遇到了瓶颈。 -此外，在提升元件集成度的同时，尺寸越来越小的控制栅极14也会造 成阻值提高，因此为了改善阻值问题，业界另考量以金属或其他导电材料来取代传统的多晶硅材料来制作控制栅极14。然而，当控制栅极14的材料改 以金属材料取代时，传统热氧化方式更无法在控制栅极14上制作出符合需 求的帽盖层20。由上述可知，业界必须另外寻找替代传统热氧化工艺的方法 来制作帽盖层20,以确保存储单元10的品质。
技术实现思路
本专利技术的主要目的在于利用高密度等离子体沉积(high density plasma, HDP)工艺方法来制作非易失性存储单元的中的帽盖层，以解决已知方法中 因元件尺寸缩小而无法制作出厚度足够的帽盖层等问题。根据本专利技术，提供一种制作非易失性存储单元的方法。首先提供一基底， 其中形成有一沟槽，且沟槽侧壁依序形成有隧穿氧化层以及浮置栅极。然后 在沟槽内形成控制栅极，再进行高密度等离子体沉积工艺，在控制4册极的顶 部表面形成高密度等离子体氧化层。由于本专利技术利用HDP工艺来制作非易失性存储单元的帽盖层，因此帽 盖层的厚度不会受到非易失性存储单元临界尺寸窄小的影响，仍然能于控制 栅极上形成厚度足够的HDP氧化层来作为帽盖层，以提供品质良好的非易 失性存储单元。附图说明图1为已知一非易失性存储单元的剖面示意图。图2至图13为本专利技术制作非易失性存储单元的工艺示意图。附图标记说明10存储单元12基底14控制栅极16浮置栅极18介电层20帽盖层22字线24间隙壁26沟槽50非易失性存储单元52基底56衬垫层58掩模层60沟槽62隧穿氧化层64导电层66介电层67间隙壁68浮置栅极70层间介电层72导电层74控制栅极76氧化层78HDP氧化层80帽盖层82导电层84金属硅化层86氮化层88字线90间隙壁92介电层94接触插塞具体实施方式请参考图2至图13，图2至图13为本专利技术制作非易失性存储单元50 的工艺示意图。如图2所示，首先提供基底52,例如包含硅材料的半导体基 底，其表面设有衬垫层56、掩模层58并包含至少一沟槽60，其中掩模层58 的材料例如是氮化硅、碳化硅或碳氮化硅，并且形成沟槽60的方法例如是 利用光刻蚀刻工艺移除部分掩模层58、衬垫层56、以及基底52。然后，在 基底52之上形成隧穿氧化层62,覆盖于沟槽60表面。接着，如图3所示，在沟槽60中填入导电层64，例如包含多晶硅材料 的导电材料，并且进行回蚀刻工艺移除部分导电层64,以使其顶部低于沟槽 60开口，再于导电层64以及基底52之上形成介电层66。请参考图4，进行 各向异性蚀刻工艺，移除部分介电层66以形成两个间隙壁67，然后以两个 间隙壁67作为掩模移除部分导电层64直至暴露出沟槽60底部的隧穿氧化 层62,使得剩下的导电层64形成浮置柵极68，设于沟槽60内的两侧的侧 壁。请参考图5，在沟槽60中形成一层间介电层70，覆盖住浮置栅极68。 层间介电层70的材料例如是氧化硅，其形成方法例如是先进行高温热氧化 沉积法，再进行快速热回火。当然，层间介电层70也可以是由多层介电材 料所形成的复合介电层，如氧化硅-氮化硅，或是氧化石圭-氮化硅-氧化硅等。请参考图6，在基底52上沉积导电层72，同时填入沟槽60内，其中导 电层72可包含多晶硅材料、金属材料或其他导电材料。然后进行回蚀刻工艺，移除掩模层58之上的导电层72以及沟槽60上部的部分导电层72，而 在沟槽60上部形成凹陷，而未移除的导电层72则成为非易失性存储单元50 的控制栅极74，如图7所示。接着，请参考图8，进行低温氧化工艺，在控制栅极74表面形成薄氧化 层76，作为控制栅极74的保护层，其厚度优选为大于50埃，例如为约50 至100埃。然后如图9所示，进行高密度等离子体(High Density Plasma, HDP) 沉积工艺，而在基底52以及沟槽60之上形成HDP氧化层78，其厚度为约 2000至2500埃。在本实施例中，氧化层76用来保护其下方的控制栅极74或其他元件避 免在HDP工艺因离子轰炸(bombard)而受损，因此仅需以低温氧化工艺在 控制栅极74上表面形成例如50至100埃的厚度便可提供保护控制栅极74 的功能。由前述表l可知，在沟槽60的临界尺寸为1350埃的情况下，仍可 在控制栅极74上方长出435埃以上的氧化层，因此可以在后续的HDP工艺 中有效保护其下方的控制栅极74。请参考图10,移除部分HDP氧化层78,使剩下的HDP氧化层78的表 面高度与沟槽60的开口高度约略相同而成为控制栅极74的帽盖层80。其中， 移除部分HDP氧化层78的方法可以掩模层58作为蚀刻停止层并且利用化 学机械抛光工艺或是在HDP氧化层78之上涂布一层光致抗蚀剂层(图未 示)，使基底52表面平坦化以后，再进行回蚀刻。然后，移除掩模层58以 及衬垫层56并暴露出原来沟槽60内的隧穿氧化层62,如图11所示。请参考第12图，接着依序在基底52上形成导电层82、金属硅化层84 以及氮化层86。然后进行蚀刻工艺，而在浮置栅极68外侧形成字线88以及 间隙壁90，如图13所示。接着，在基底52之上形成介电层92,并在介电 层92中制作电连接于基底52内的源极/漏极(图未示)的接触插塞94，便 完成非易失性存储单元50的制作。相较于已知技术，本专利技术方法以HDP工艺来制作控制栅极上方的帽盖 层，因此可以轻易地控制HDP氧化层达到帽盖层所需的厚度，以有效隔绝 控制本文档来自技高网...

【技术保护点】
一种制作非易失性存储单元的方法，其包含：提供基底，该基底中形成有一沟槽，且该沟槽侧壁依序形成有隧穿氧化层以及浮置栅极；在该沟槽内形成控制栅极；以及进行高密度等离子体沉积工艺，以在该控制栅极的顶部表面形成高密度等离子体氧化层。

【技术特征摘要】
1. 一种制作非易失性存储单元的方法，其包含提供基底，该基底中形成有一沟槽，且该沟槽侧壁依序形成有隧穿氧化层以及浮置栅极；在该沟槽内形成控制栅极；以及进行高密度等离子体沉积工艺，以在该控制栅极的顶部表面形成高密度等离子体氧化层。2、 如权利要求1所述的方法，其中该方法还包含在进行该高密度等离 子体沉积工艺之前，先在该控制栅极的顶部表面形成保护层。3、 如权利要求2所述的方法，其中该保护层通过低温氧化工艺所形成。4、 如权利要求2所述的方法，其中该保护层的厚度为约50至100埃。5、 如权利要求1所述的方法，其中该方法另包含移除部分该高密度等 离子体氧化层，直至该高密度等离子体氧化层的表面高度约略与该沟槽的开 口高度相同。6、 如权利要求5所述的方法，其中移除部分该高密度等离子体氧化层 的方法包含化学机械抛光工艺或回蚀刻工艺。7、 如权利要求1所述的方法，其中利用该高密度等离子体沉积工艺...

【专利技术属性】
技术研发人员：吕威伯，陈大川，
申请(专利权)人：力晶半导体股份有限公司，
类型：发明
国别省市：71[中国|台湾]