半导体装置制造方法及图纸

一种半导体装置，在半导体基板的第一主面上设置电导率调制型元件的半导体装置（如ｐｎ结二极管）中，为缩短反向回复时间，若降低ｐ型杂质区域的杂质浓度，则产生空穴的注入减少，某一电流点的正向电压值增大的问题。本发明专利技术中，使第二电极与半导体基板选择性接触。即在半导体基板的第二主面上设置具有开口部的绝缘膜，在绝缘膜上设置第二电极。第二电极经开口部与半导体基板的第二主面接触。使开口部总面积约为半导体基板第二主面总面积的二分之一。由此，由于绝缘膜少数载流子（空穴）的脱离被阻止，在第二电极附近减少少数载流子的消失。故由于电导率调制效果提高，为了缩短反向回复时间而降低ｐ型杂质区域的杂质浓度的结构也可以降低正向电压。

【技术实现步骤摘要】

本专利技术涉及一种半导体装置，特别是涉及一种能够降低正向电压的半 导体装置。
技术介绍
图7是表示现有的半导体装置的一例的pn结二极管60的剖面图。 pn结二极管60在n+型硅半导体基板51上层叠n-型半导体层52,在n—型半导体层52的表面设置扩散高浓度p型杂质等的p型杂质区域53。在p型杂质区域53的表面设置阳极55， n+型硅半导体基板51的背面的整个面上设置阴极58 (例如参照专利文献l)。专利文献1 JP特开平10-335679号公报(第20页、第39图) 在将开关时间高速化的pn结二极管(Fast Recovery Diode: FRD )中，需要缩短直到将积蓄的电荷量Qrr放出的时间，即反向回复时间trr。作为缩短反向回复时间t r r的方法，考虑以下的方式。即，降低p型杂质区域53的杂质浓度，减少向成为漂移层的n -型半导体层52注入的空穴注入量。但是，如果降低p型杂质区域53的杂质浓度，则n-型半导体层52中 的载流子(空穴)的积存量必然会减少，导致电导率调制效果的降低。因 此，产生额定电流附近的正向电压VF增大的问题。
技术实现思路
本专利技术是鉴于上述课题而开发的，本专利技术具有具有第一主面和第二 主面的半导体基板，设置在所述第一主面的电导率调制型的元件区域，设 置在所述第一主面侧、与所述元件区域连接的第一电极，设置在所述第二 主面的绝缘膜，选择性地设置在该绝缘膜的多个开口部，覆盖所述绝缘膜 而设置、经由该开口部与所述半导体基板的所述第二主面接触的第二电极。根据本实施例，第一，在半导体基板的第一主面设置有电导率调制型元件和第一电极(表面电极)，在第二主面设置有第二电极(背面电极)的 半导体装置中，通过在覆盖第二主面的绝缘膜中设置开口部使设置在绝缘 膜上的第二电极和半导体基板接触，可减少第二电极的接触面积，在第二 主面附近少数载流子(空穴)的消失减少，可增加载流子(空穴)的存储。由此，为了减少反向回复时间trr,由于减少p型杂质区域的杂质浓度 的结构也可以在第二主面附近增加电导率调制效果，故可防止在额定电流 附近的正向电压VF增大。第二，通过使第二电极的接触(开口部)总面积为半导体基板的第二 主面的35%~80%左右，由第二电极附近的少数载流子的存储引起的正向 电压VF的降低效果能够超过电流路径的狭小化引起的阻抗增加的部分。因 此，能够在现有结构中在正向电压VF增大的额定电流附近，降低正向电压 VF。第三，由于多个开口部是正六角形的等同图案，且以互相均等的距离 分开，故载流子不会集中于一个地方而可均匀地脱离，另外，可使电流的 3各径均匀。附图说明图1 (A) ~ (C)是说明本专利技术的半导体装置的平面图;图2是说明本专利技术的半导体装置的剖面图；图3是说明本专利技术的半导体装置的扩大剖面图；图4是说明本专利技术的半导体装置的特性图；图5是说明本专利技术的半导体装置的特性图；图6是说明本专利技术的半导体装置的特性图；图7是说明现有的半导体装置的剖面图；附图标记说明1 n+型硅半导体基板2 n-型半导体层3 p型杂质区域 4绝缘膜5第一电极 6绝缘膜7开口部8第二电极11防护圈12环状部20半导体装置30支承材料51n+型硅半导体基板52n—型半导体层53p型杂质区域54绝缘膜55阳极58阴极60pn结二极管SB半导体基板E元件区域具体实施方式下面，参照图1 ~图6，以pn结二极管为例详细说明本专利技术的实施例。本实施例的半导体装置20由半导体基板SB、元件区域E、第一电极5、 绝缘膜6、开口部7、第二电极8构成。图1是表示本实施例的半导体装置20的图，图l(A)是半导体装置20 的第一主面侧的平面图，图1(B)是第二主面侧的绝缘膜6的平面图，图1(C) 是半导体装置20的第二主面侧的设置有第二电极8的平面图。另外，在图 1 (A)中省略第 一 电极和第 一 主面侧的绝缘膜。半导体基板SB,例如在n+型硅半导体基板上，例如通过外延生长等设 置n-型半导体层，具有第一主面和第二主面。参照图l(A)，在半导体基板SB (n-型半导体层2)的第一主面侧，设 置p型杂质区域3，将n型半导体基板SB设置为作为漂移层的电导率调制 型的元件区域E。另外，包围p型杂质区域3的外侧，分别设置作为高浓度 的p型及n型杂质区域的防护圈11和环状部12。在此，作为一例，在元件区域E上形成pn结二极管。元件区域E是指半导体装置20实际上动作的区域，在本实施例中，例如使之为防护圈11内侧的区域。后文将记述，在半导体基板SB的第 一主面侧上设置第 一电极。 如图1(B),在半导体基板SB的第二主面侧的整个面上设置绝缘膜6。绝缘膜6例如为氧化膜，选择性地设置多个开口部7。各开口部7为等同的形状(大小)，以从开口部7的中心部的距离互相均等的距离而分开设置。开口部7的形状是正六边形。开口部7的总面积是半导体基板SB的第二主面的35% ~80%。作为一例，半导体基板SB的第二主面的面积(芯片尺寸)，例如为3mm见方左右的情况下， 一个开口部的面积大约为1000/zn^左右，分别间隔15V m左右而设置。参照图l(C)，第二电极8覆盖绝缘膜6设置在第二主面侧，经由虛线 所示的开口部7与半导体基板SB的第二主面(n+型硅半导体基板)接触。 第二电极8是半导体装置20的背面电极，在此为阴电极。第二电极8是从第二主面侧的Ti-Ni-Ag的多层金属结构。芯片尺寸为 0.6mm见方以上时，若在引线架等支承材料和半导体装置(半导体芯片) 20的粘合中采用共晶体，则容易不均匀，由于振动会产生破裂，这些都是 不希望发生的。在此，希望在芯片尺寸大的情况下通过粘合材料粘合。另外，例如在芯片尺寸为小于0.6mm见方时，可将引线架等支承材料 和半导体装置20以共晶体粘合，此时的第二电极8从第二主面侧采用 NiCr-Au的多层金属结构，与支承材料(例如铜(Cu))以共晶体粘合。图2是图1的a-a线剖面图。另外，图l(C)中，表示将半导体装置20 粘合在支承材料30上的情况。半导体基板SB,在n+型硅半导体基板1上，例如通过外延生长等设置 n—型半导体层2。在半导体基板SB的第一主面侧(n-型半导体层2表面)，设置p型杂 质区域3。进而，设置有p型杂质区域3部分开口的氧化膜等的绝缘膜4， 设置与p型杂质区域3接触的第一电极5。第一电极5是由铝(A1)层等构成 的表面电才及，在此为阳才及。在第二主面侧覆盖设有开口部7的绝缘膜6而设置第二电极8。由此， 第二电极8和半导体基板SB的总的接触面积，成为半导体基板SB的面积 的35%~80%。但是，第二电极8和引线架等支承材料30的粘合面积，可维持半导体基板SB的面积(芯片尺寸)，可确保如现有结构的粘合强度。本实施例中，通过降低第二电极8与半导体基板SB的接触面积，可在 第二电极8附近减少少数载流子(空穴)的消失，提高电导率调制效果。图3是向半导体装置20施加正向电压VF时，第二电极8附近的扩大 剖面图。若向第一电极(阳极)5施加正电位，向第二电极8 (阴极)施加负电 位，则从p型杂质区域3向n-型半导体层2产生空穴的注入，n-型半导体层 2 (漂移层)的电导率被调制，且半导体装置20导通，电流从第一电极5 向第二电极8流动。此时，本文档来自技高网...

【技术保护点】
一种半导体装置，其特征在于，具有：具有第一主面和第二主面的半导体基板，设置在所述第一主面的电导率调制型的元件区域，设置在所述第一主面侧与所述元件区域连接的第一电极，设置在所述第二主面的绝缘膜，选择性地设置在该绝缘膜的多个开口部，覆盖所述绝缘膜而设置，经由该开口部与所述半导体基板的所述第二主面接触的第二电极。

【技术特征摘要】
JP 2007-3-28 085260/071.一种半导体装置，其特征在于，具有具有第一主面和第二主面的半导体基板，设置在所述第一主面的电导率调制型的元件区域，设置在所述第一主面侧与所述元件区域连接的第一电极，设置在所述第二主面的绝缘膜，选择性地设置在该绝缘膜的多个开口部，覆盖所述绝缘膜而设置，...

【专利技术属性】
技术研发人员：三好诚二，冈田哲也，
申请(专利权)人：三洋电机株式会社，三洋半导体株式会社，
类型：发明
国别省市：JP[日本]