一种解决Vth为负值时无法动作的GIP电路及其驱动方法技术

本发明专利技术公开一种解决Vth为负值时无法动作的GIP电路及其驱动方法，电路包括晶体管T1、T2、T3、T4、T5、T6、T7、T8、T9、T10、T11、T12、T13和电容C1；设置VGL_1和VGL_2两组VGL信号与GIP TFT连接，并将VGL_1接入晶体管T11、T13、T10、T11、T5和T6所接的VGL信号；VGL_2接入晶体管T2和T12所接的VGL信号，且使得VGL_1>VGL_2。本发明专利技术的GIP电路，在Vth为负值时，仍可以正常工作。仍可以正常工作。仍可以正常工作。

【技术实现步骤摘要】
一种解决Vth为负值时无法动作的GIP电路及其驱动方法


[0001]本专利技术涉及面板
，尤其涉及一种解决Vth为负值时无法动作的GIP电路及其驱动方法。

技术介绍

[0002]随着社会的发展，触控显示屏市场产品多样化需求，平板等产品有往轻、薄、低功耗和低成本的发展趋势。对于平板而言，为满足低成本和低功耗的需求，通常采用导入MOX材料的方法。
[0003]由于MOX相比于A硅有较高电子迁移率，在相同的充电能力下，对于画素和GIP的元件皆的设计，MOX架构皆可设计得相对A硅架构小，因此采用MOX功耗也较小。
[0004]但Vth特性上，MOX相较于A硅材料偏负一些，MOX材料的Vth有可能为负值。如图1所示，以GIP 13T1C 16pahse为例，因GIP漏電某些元件漏电，G9出现已无法正常輸出的情況(图2)。故本专利技术为了解决Vth为负值时，导致Gate无法正常输出的问题提供了一种新的GIP电路。

技术实现思路

[0005]本专利技术的目的在于提供一种解决Vth为负值时无法动作的GIP电路及其驱动方法。
[0006]本专利技术采用的技术方案是：一种解决Vth为负值时无法动作的GIP电路，其包括晶体管T1、T2、T3、T4、T5、T6、T7、T8、T9、T10、T11、T12、T13和电容C1；T1的栅极连接栅极线G(n
‑
1)，T1的漏极连接Vfwd，T1的源极连接Q点；T2的栅极连接Q点，T2的漏极连接P1点，T2的源极连接VGL_2；T3的栅极连接P1点，T3的漏极连接Q点，T3的源极连接VGL_1；T4的栅极连接Q点，T4的漏极连接CK，T4的源极连接栅极线G(n)；T5的栅极连接P2点，T5的漏极连接栅极线G(n)，T5的源极连接VGL_1；T6的栅极连接P1点，T6的漏极连接栅极线G(n)，T6的源极连接VGL_1；T7的栅极连接栅极线G(n+1)，T7的漏极连接Vbwd，T7的源极连接Q点；T8的栅极和漏极分别连接V2，T8的源极连接P1点；T9的栅极连接V1，T9的漏极连接P1点，T9的源极连接P2点；T10的栅极连接V1，T10的漏极连接P1点，T10的源极连接VGL_1；T11的栅极连接V2，T11的漏极连接P2点，T11的源极连接VGL_1；T12的栅极连接Q点，T12的漏极连接P2点，T12的源极连接VGL_2；T13的栅极连接P2点，T13的漏极连接Q点，T13的源极连接VGL_1；C1的一极板连接Q点，C1的另一极板连接栅极线G(n)，且满足VGL_1>VGL_2。
[0007]进一步地，GIP驱动电路阵列设置于显示面板上，且位于所述显示面板的一侧。
[0008]进一步地，显示面板上还设置有CK线、V1线、V2线、Vfwd线、Vbwd线、VGL_2线和VGL_
1线,所述CK线、V1线、V2线、Vfwd线、Vbwd线、VGL_2线和VGL_1线分别与所述GIP驱动电路内的CK1、CK2、CK3、CK4、Vfwd、Vbwd、VGL_2、和VGL_1连接。
[0009]进一步地，CK线、V1线、V2线、Vfwd线、Vbwd线、VGL_2线、VGL_1线和CLR线设置于GIP驱动电路一侧.进一步地，显示面板为OLED显示面板或者LCD显示面板。
[0010]进一步地，还包括驱动IC，G(n
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1)、G(n)和G(n+1)与驱动IC连接。
[0011]进一步地，晶体管T1、T2、T3、T4、T5、T6、T7、T8、T9、T10、T11、T12、T13均为薄膜晶体管。
[0012]一种解决Vth为负值时无法动作的GIP电路的驱动方法，应用于所述的一种解决Vth为负值时无法动作的GIP电路，方法为：设置VGL_1和VGL_2两组VGL信号与GIP TFT连接，并将VGL_1 接入晶体管T11、T13、T10、T11、T5和T6所接的VGL信号； VGL_2接入晶体管T2和T12所接的VGL信号，且使得VGL_1>VGL_2。
[0013]本专利技术采用以上技术方案，针对现有技术中当GIP TFT元件Vth为负值时，会造成元件漏电，Q点受漏电影响无法保持住该电压原有的准位，使得Gout无法正常输出的情形。本专利技术设计两组Vgl信号（原设计仅有一组Vgl_1），将主要漏电元件关紧，让Q点不受漏电影响，在Vth为负值时，仍可以正常工作。
附图说明
[0014]以下结合附图和具体实施方式对本专利技术做进一步详细说明；图1为现有已知T1C电路结构示意图；图2为现有技术中Vth为负值时，无Gout输出模拟波形图；图3为本专利技术一种解决Vth为负值时无法动作的GIP电路的结构示意图；图4为本专利技术Vth为负值时 Gout正常输出的模拟波形图；图5为本专利技术Vth为负值，VgL_1=
‑
10V，满足Gout可正常输出时VgL_2条件示意图。
具体实施方式
[0015]为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图对本申请实施例中的技术方案进行清楚、完整地描述。
[0016]如图3至5之一所示，本专利技术公开了一种解决Vth为负值时无法动作的GIP电路，其包括晶体管T1、T2、T3、T4、T5、T6、T7、T8、T9、T10、T11、T12、T13和电容C1；T1的栅极连接栅极线G(n
‑
1)，T1的漏极连接Vfwd，T1的源极连接Q点；T2的栅极连接Q点，T2的漏极连接P1点，T2的源极连接VGL_2；T3的栅极连接P1点，T3的漏极连接Q点，T3的源极连接VGL_1；T4的栅极连接Q点，T4的漏极连接CK，T4的源极连接栅极线G(n)；T5的栅极连接P2点，T5的漏极连接栅极线G(n)，T5的源极连接VGL_1；T6的栅极连接P1点，T6的漏极连接栅极线G(n)，T6的源极连接VGL_1；T7的栅极连接栅极线G(n+1)，T7的漏极连接Vbwd，T7的源极连接Q点；T8的栅极和漏极分别连接V2，T8的源极连接P1点；T9的栅极连接V1，T9的漏极连接P1点，T9的源极连接P2点；
T10的栅极连接V1，T10的漏极连接P1点，T10的源极连接VGL_1；T11的栅极连接V2，T11的漏极连接P2点，T11的源极连接VGL_1；T12的栅极连接Q点，T12的漏极连接P2点，T12的源极连接VGL_2；T13的栅极连接P2点，T13的漏极连接Q点，T13的源极连接VGL_1；C1的一极板连接Q点，C1的另一极板连接栅极线G(n)，且满足VGL_1>VGL_2。
[0017]进一步地，GIP驱动电路阵列设置于显示面板上，且位于所述显示面板的一侧。
[0018]进一步地，显示面板上还设置有CK线、V1线、V2线、Vfwd线、Vbwd线、VGL_2线和VGL_1线,所述CK线、V1线、V2线、Vfwd线、Vbwd线、VGL_2线和VGL_1线分别与所述GIP驱动电路内的CK1本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种解决Vth为负值时无法动作的GIP电路，其特征在于：其包括晶体管T1、T2、T3、T4、T5、T6、T7、T8、T9、T10、T11、T12、T13和电容C1；T1的栅极连接栅极线G(n
‑
1)，T1的漏极连接Vfwd，T1的源极连接Q点；T2的栅极连接Q点，T2的漏极连接P1点，T2的源极连接VGL_2；T3的栅极连接P1点，T3的漏极连接Q点，T3的源极连接VGL_1；T4的栅极连接Q点，T4的漏极连接CK，T4的源极连接栅极线G(n)；T5的栅极连接P2点，T5的漏极连接栅极线G(n)，T5的源极连接VGL_1；T6的栅极连接P1点，T6的漏极连接栅极线G(n)，T6的源极连接VGL_1；T7的栅极连接栅极线G(n+1)，T7的漏极连接Vbwd，T7的源极连接Q点；T8的栅极和漏极分别连接V2，T8的源极连接P1点；T9的栅极连接V1，T9的漏极连接P1点，T9的源极连接P2点；T10的栅极连接V1，T10的漏极连接P1点，T10的源极连接VGL_1；T11的栅极连接V2，T11的漏极连接P2点，T11的源极连接VGL_1；T12的栅极连接Q点，T12的漏极连接P2点，T12的源极连接VGL_2；T13的栅极连接P2点，T13的漏极连接Q点，T13的源极连接VGL_1；C1的一极板连接Q点，C1的另一极板连接栅极线G(n)，且满足VGL_1>VGL_2。2.根据权利要求1所述的一种解决Vth为负值时无法动作的GIP电路，其特征在于：GIP驱动电路阵列设置于显示面板上，且位于所述显示面板的一侧。3.根据权利要求2所述的一种解...

【专利技术属性】
技术研发人员：张桂瑜，
申请(专利权)人：华映科技集团股份有限公司，
类型：发明
国别省市：