半导体集成电路制造技术

本发明专利技术的半导体集成电路提高静电破坏强度和闭锁强度等。此外，消除静电破坏强度和闭锁强度等的偏差，作为半导体集成电路，保证一定的质量。在静电破坏保护单元（ＥＣ１）中，利用由Ｐ＋型的半导体层构成的分离区域（６）包围着第一ＮＰＮ型双极晶体管（３）和第二ＮＰＮ型双极晶体管（４），与其他元件电性分离。该分离区域（６）的宽度（ＷＢ１）形成得比相互分离形成了内部电路（５０）的元件的分离区域（７）的宽度（ＷＢ２）宽。这样，能够得到提高静电破坏强度和闭锁强度等的效果。为了充分发挥这样的效果，最好分离区域（６）的宽度（ＷＢ１）宽于分离区域（７）的宽度（ＷＢ２）（通常按照该半导体集成电路的最小设计规则进行设计）２倍以上。

【技术实现步骤摘要】

本专利技术涉及半#集成电路，特别是涉及具有静电破坏保护元件的半导体集成电路。
技术介绍
以往，在半，i^电路中设置着用于保护内部电路不受静电破坏的静电破坏保护元件。作为静电破坏保护元件，已知使用了双极晶体管、二极管或MOS晶体管， 与焊盘(pad)连接，即与连接在内部电路，JU^卜部^o输入信号，或者 。来自 上述内部电路的输出信号的电极连接。若对该焊盘^口过大的噪声脉冲，则静电破 坏保护元件就导通，伴F錄噪声脉冲的电流向电源线iU妄地线流出，从而保护了内 部电路。再有，关于具有静电破坏保护元件的半*集成电路，在专利文献1、 2中有记载。专利文献1日^#开2003 - 264238号公报专利文献2日^t寺开2005 -57138号/>4良
技术实现思路
但是，根据半导体狄电路的图案设计，静电破坏强度下降，并且，还产生了 因为 口到焊盘中的噪声脉沖而引起闭锁(latchap)或内部电路的误动作的问题。本专利技术的特44于，具有内部电路，由多个元件形成；焊盘，与所述内部电 路连接，被/卜部 口输入信号，或者被^>来自所述内部电路的输出信号；静电 破坏保护元件，与所述焊盘连接，用于保护所述内部电路不受静电破坏；第一分离 区域，由半导体层构成，包围所述静电破坏保护元件而形成；以及第二分离区域， 由半导体层构成，将形成所述内部电路的多个元件相互分离，所述第一分离区域的宽度比所述第二分离区域的M宽。冲艮据该结构，由于包围静电破坏保护元件而形成的第一分离区域的宽度形成得很宽，因此，降低了将第一分离区域作为基极区域的寄生双极晶体管的电;;^文大率。这样，能够P艮制^ t焊盘;^o了噪声脉冲时流过寄生双极晶体管的电流，能够提高静电破坏强度和闭锁强度等。jtb^卜，上述结构卜，由于第一分离区域通过金属布线接地，因此，寄生双极 晶体管的基极电位抑制为较低，同时能够向外吸出基极电流，因此，寄生双极晶体 管难以导通，能够进一步提高静电破坏强度和闭锁强度等。另夕卜，上ii^吉构^卜，由于##电破坏保护元件和第一分离区域一体化而形成 一个静电破坏保护单元，将多个该静电破坏保护单元分别对应配置在多个焊盘，因 此，消除每个焊盘的静电破坏强度和闭锁强度等的偏差，作为半导体集成电路，能 够保证一定的质量。根据本专利技术，能够提高半导体集成电路的静电破坏强度和闭锁强度等。此外， 消除静电破坏强度和闭锁强度等的偏差，从而作为半导体集成电路，能够保证一定 的质量。附图说明图1是本专利技术的第一实施方式的半*集成电路的静电破坏保护单元及其周边 的电^各图。图2是本专利技术的第一实施方式的半^集成电路的静电破坏保护单^A其周边 的图案i殳计图(平面图)。图3是沿图2的X-X线的截面图。图4是本专利技术的第二实施方式的半^集成电路的静电破坏保护单^A其周边 的电^各图。图5是本专利技术的第二实施方式的半*集成电路的静电破坏保护单元及其周边 的截面图。图6是本专利技术的第三实施方式的半科集成电路的静电破坏保护单itA其周边 的电^各图。标号说明1电源线2接地线 3第一NPN型双极晶体管 4第二NPN型双极晶体管5焊盘 6、 7分离区域 10半fM^H底11外狄半科层13、 19、 2515、 21、 27 P-层24电阻元件30、 31寄生双极晶体管51第一^及管61第一MOS晶体管12、 17、 23 岛区域 14、 16、 20、 22、 28 N +层 18第三NPN型双极晶体管 26、 29 P +层 40寄生晶闸管62第二MOS晶体管EC1、 EC2、 EC3静电破坏保护单元具体实施方式 [第一实施方式]对本专利技术的第一实施方式的半导体城电路进行说明。图1是半导体城电路 的一个静电破坏保护单元周边的电路图，图2是静电破坏保护单元周边的概略的图 案诏:计图(平面图)，图3是沿图2的X-X线的截面图。静电破坏保护单元EC1具有串耳维供给电源电位VCC的电源线1和供给接地 电位GND的接地线2之间的第一NPN型双极晶体管3和第二NPN型双极晶体管4 (本专利技术的静电破坏保护元件的一例)。这些双极晶体管的发射极和基杉W目互共通连 接，在不翻。噪声脉沖的正常状态下不导通。这些双极晶体管的连接点与焊盘5连 接。焊盘5是与半*城电路的内部电路50连接，JU^卜部;^;。输入信号，或者 口来自上述内部电路50的输出信号的电极。与内部电路50连接着电源线1和接 地线2。 jth^卜，内部电路50中包括输入电路、输出电路、输入输出电路及具有其他 功能的^^种电^各。第一 NPN型双极晶体管3和第二NPN型双极晶体管4被由P +型的半#层 构成的分离区域6 (本专利技术的第一分离区域的一例)包围，且与其^feiL件电性分离。 该分离区域6的^lWBl形成为比分离区域7 (本专利技术的第二分离区域的一例)的 M WB2宽(WB1>WB2),所述分离区域7将形成内部电路50的元件相互分离。参照图2、 3详细地说明静电破坏保护单元EC1及其周iiiL件的结构，。在图3 中未示出静电破坏保护单元EC1的第二NPN型双极晶体管4,但与第一NPN型双 才及晶体管3同冲羊;^M皮分离区i或6包围着。在P -型的半^H底10上形成N -型的外延式半^M^层11 ，该外延式半导 体层11由分离区域6、 7分离成多个岛区域。分离区域6、 7通过将/A^卜延式半导体层11下方的半^H底io向上方扩散的P +型的下半M层和从外延式半导体层 11的表面向下方扩散的P +型的上半导体层相互重叠成为一体而形成。(上下分离结 构)然后，在由分离区域6包围的一个岛区域12中形成有第一NPN型双极晶体管 3。在该岛区域12中，在半^#底10与夕卜延式半*层11之间形成着+型的 ^Aygl3,在夕卜延式半^^层11的表面形成着N +层14和P-层15,在P-层15 中形成着N +层16。这里，N-型的外延式半f^层ll成为集电极区域，P-层15 成为基才及区域，N +层16成为发射极区域。P-层15 (^^4及区域)和N +层16 (发 射极区域)共通连接，并且接地。N +层14是集电极电极取出用的扩M,焊盘5 通过布线与该N +层14连接。此外，在岛区域12的左邻的岛区域17中形成有形成内部电路50且为其卩 分的第三NPN型双极晶体管18。岛区域17由分离区域6、 7包围着。第三NPN型 双极晶体管18的结构与第一NPN型双极晶体管3的结构相同，在半导铜于底10与 外延式半导体层11之间形成N +型的&A层19，在外延式半M层11的表面形成 N +层20和P-层21，在P-层21的中间形成N +层22。这里，N-型的夕卜延式半 导体层ll成为集电极区域，P-层21成为基极区域，N +层22成为发射极区域。在 岛区域17的另一个相邻的岛区域(除了岛区域12以外)中形成着形成内部电路50 的其^it件(包括晶体管、电阻和二极管等)，该岛区域被具有宽度WB2的分离区 i或7包围。此外 ，在岛区域12的右邻的岛区域23中形成有形成内部电路50且为其一卩 分的电阻元件24。在岛区域23中，也在半^#底IO与外延式半导体层11之间形 成N +型的^v层25。电阻元件24由形成在外延式半导体层11的表面上的电极取 出本文档来自技高网...

【技术保护点】
一种半导体集成电路，其特征在于，包括：内部电路，由多个元件形成；焊盘，与所述内部电路连接，被从外部施加输入信号，或者被施加来自所述内部电路的输出信号；静电破坏保护元件，与所述焊盘连接，用于保护所述内部电路不受静电破坏；第一分离区域，由半导体层构成，包围所述静电破坏保护元件而形成；以及第二分离区域，由半导体层构成，将形成所述内部电路的多个元件相互分离，所述第一分离区域的宽度比所述第二分离区域的宽度宽。

【技术特征摘要】
JP 2007-5-10 125342/071、一种半导体集成电路，其特征在于，包括内部电路，由多个元件形成；焊盘，与所述内部电路连接，被从外部施加输入信号，或者被施加来自所述内部电路的输出信号；静电破坏保护元件，与所述焊盘连接，用于保护所述内部电路不受静电破坏；第一分离区域，由半导体层构成，包围所述静电破坏保护元件而形成；以及第二分离区域，由半导体层构成，将形成所述内部电路的多个元件相互分离，所述第一分离区域的宽度比所述第二分离区域的宽度宽。2、 如权利要求1所述的半导体集成电路，其特征在于， 所述第一分离区域包围所述静电破坏保护元...

【专利技术属性】
技术研发人员：桥本史则，
申请(专利权)人：三洋电机株式会社，三洋半导体株式会社，
类型：发明
国别省市：JP[日本]