使用虚拟栅极的外围电路区域中的半导体器件制造技术

本发明专利技术公开了一种外围电路区域中的半导体器件，其包括：具有多个置为相互远离的有源区的半导体衬底；栅极图案，包括至少一个置于有源区上的栅极、置于该有源区之间的虚拟栅极、以及第一和第二焊垫，该第一和第二焊垫分别连接到该栅极和虚拟栅极的两侧；以及第一引线，形成为接触该第一和第二焊垫的至少一个。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件，更具体地涉及一种其中布局面积可以减小 的外围电路区域中的半导体器件。
技术介绍
随着半导体器件趋于高度集成、高速度、低功耗和紧凑尺寸，正在发展的MOSFET器件的设计规则已不断减小。相应地，栅极的尺寸不断地减小。 这种趋势减小了在单元内和外围电路区域内的半导体器件的栅极的尺寸。特 别地，60纳米技术所要求的外围电路中栅极的尺寸已经减小到约100纳米。结果，现有的平面晶体管结构限制了具体器件所要求的MOSFET器件 的阈值电压(Vt)目标。形成栅极图案存在很多困难。例如，所使用的栅极的实际尺寸可能比目 标尺寸小，结果形成了不一致的栅极分布，其中无虚拟栅极地形成栅极布局。因此，为了解决这些困难，在进行栅极布局时使用了具有与实际栅极相 同长度和宽度的虚拟栅极。这些虚拟栅极按照与实际使用的栅极相同的间距 而等间距地布置，由此实现真实栅极目标以用于进行该栅极布局。图1为示出根据现有技术的外围电路区域的布局的示意图。如所示，要 求高速工作的电路使用下述的结构，其中栅极焊垫130和140分别置于栅极 表面的两端，且位线150同时连接到焊垫130和140以防止当置于半导体衬 底100的有源区110上的栅极120导通时该栅极的导通速度的变化。图1中，未解释的标号160和170表示金属引线。然而，在根据现有技术的外围电路区域中，由于根据设计规则的间距来 布置位线，栅极之间的距离不规则。而如果栅极之间的距离不规则，当进行 栅极布局时在光刻工艺中难以形成图案化栅极。为了解决如上所述的栅极图案化的困难，当进行栅极布局时应使用虛拟 栅极。然而，由于相h极焊垫置于有源区的两侧，在进行栅极布局时无法插入 虚拟栅极。如果在进行栅极布局时插入虚拟栅极，其中插入了虚拟栅极的有源区之 间的间距增加，这从而导致器件的布局面积的增加。
技术实现思路
本专利技术的实施例涉及具有布局面积可以减小的外围电路区域的半导体器件。在一个实施例中，外围电路区域中的半导体器件可包括具有多个置为相互远离的有源区的半导体衬底；栅极图案，包括置于该有源区上的至少一个 栅极、置于该有源区之间的虚拟栅极、以及分别连接该栅极和虚拟栅极的第 一侧部和第二侧部的第一和第二焊垫；以及第一引线，形成为接触该第一和 第二焊垫的至少一个。该虚拟栅极具有和栅极相同的长度和宽度。该栅极之间的间距等于该栅极与虚拟栅极之间的间距。该虚拟栅极与置于与虚拟栅极相邻的另 一个有源区上的栅极之间的间距等于置于该第一有源区上的栅极之间的间距。该第 一 引线的至少 一个区域接触该第 一和第二焊垫任何一个。 该外围电路区域中的半导体器件还可包括置于栅极两侧且接触有源区的第二引线和第三引线。该第一引线置于从第二引线或第三引线延伸的线性方向上，其中该第三51线跨过该第 一或第二焊垫上方。 该第二和第三引线等间距排列。该外围电路区域中的半导体器件还可包括第二引线，该第二引线置于栅 极和虚拟栅极之间，以及该虚拟斥册极和置于邮b邻并接触该有源区的第二有源 区上的栅极之间。在另一个实施例中，外围电^各区域中的半导体器件可包括具有多个置为 相互远离的有源区的半导体衬底；栅极图案，包括至少一个置于有源区上的 栅极、置于有源区之间的虚拟栅极、及与该栅极和虚拟栅极的第一侧部和第 二侧部连接的焊垫；以及第一引线，形成为接触对应于该一册极之间的第一区 域或该栅极与虚拟栅极之间的第二区域的该焊垫的一部分。 该虚拟栅极具有和该栅极相同的长度和宽度。 该栅极之间的间距等于该栅极与虚拟栅极之间的间距。该虚拟栅极与置于毗邻该虚拟栅极的第二有源区上的栅极之间的间距 等于置于该第 一 有源区上的栅极之间的间距。 该第一引线接触该焊垫的至少一个区域。该外围电路区域中的半导体器件还可包括置于该栅极两侧且接触该有 源区的第二引线和第三引线。该第二引线和第三引线等间距排列。该外围电路区域中的半导体器件还可包括第二引线，该引线置于该栅极 和虚拟4册极之间，以及该虚拟4册极和置于毗邻并接触该有源区的第二有源区 上的栅极之间。附图说明图1为示出根据现有技术的外围电路区域中的半导体器件的布局。图2为示出根据本专利技术的第 一 实施例的外围电路区域中的半导体器件的布局。图3A到3C为示出根据本专利技术的第一实施例的外围电路区域中的半导 体器件制造步骤的布局。图4为示出根据本专利技术的第二实施例的外围电路区域中的半导体器件的 布局。图5为示出根据本专利技术的第三实施例的外围电路区域中的半导体器件的 布局。图6为用于比较依据现有技术和本专利技术的外围电路区域中半导体器件的 尺寸的布局。图7为示出根据本专利技术的第四实施例的外围电路区域中的半导体器件的 布局。图8A到8C为示出根据本专利技术的第四实施例的外围电路区域中的半导 体器件制造工艺的布局。图9为示出根据本专利技术的第五实施例的外围电路区域中的半导体器件的布局。图10为示出根据本专利技术的第六实施例的外围电路区域中的半导体器件 的布局。图11为示出根据本专利技术的第七实施例的外围电路区域中的半导体器件的布局。 具体实施例方式本专利技术的优选实施例涉及一种外围电路区域中的半导体器件，其中栅极 图案包括置于半导体衬底的有源区的至少一个栅极以及连接到该栅极的任 一侧部的焊垫。虚拟栅极置于在其制造中形成的有源区之间。因此，在本专利技术的实施例中，该虚拟栅极具有与在形成栅极图案时在有 源区之间形成的栅极相同的形状。因此，由于该虚拟栅极，该栅极之间的间 距能够保持一致。通过虚拟栅极不但解决了用光刻工艺形成栅极图案的困难，而且有助于 栅极布局的稳定。在本专利技术的实施例中，金属引线形成为接触栅极之间的坪垫和栅极与虚 拟栅极之间的焊垫，其中通过该金属引线来施加电压，由此实现半导体器件 布局的尺寸相对于现有技术减小。因而，金属引线不是置于有源区域之间。图2为示出根据本专利技术的第 一 实施例的外围电路区域中的半导体器件的布局。如所示，外围电路区域中的半导体器件的结构包括具有多个置为相互远 离的有源区210的半导体衬底200。该器件还包括栅极图案，该栅极图案包 含置于有源区210的至少 一个栅极220 、连接到栅极220和虛拟栅极221的 侧部的第一焊垫230和第二焊垫240、以及形成为接触第一焊垫230和第二 焊垫240任何一个的第一引线250。在根据如上所述的本专利技术的外围电路区域中的半导体器件中，当形成栅 极图案234时，置于有源区210中的栅极220通过虚拟栅极221来连接第一 焊垫230和第二焊垫240而导通。图3A到3C为根据本专利技术的第一实施例的外围电路区域中的半导体器 件的制造工艺步骤的布局，并参考附图进行详细的描述。参照图3A,至少一个4册4及320形成于具有多个有源区310的半导体衬 底300的每一个有源区310上。优选地，4册极320成对形成于有源区。随后，具有与栅极320相同宽度和长度的虚拟栅极321形成于有源区310 之间。此外，置于一个有源区310上的虚拟栅极321与置于与虚拟栅极321相邻的第二有源区310上的栅极320之间的间距等于置于一个有源区310上的 栅极320之间的间距以及栅极320与虚拟栅极321之间的间距。因此，由于 布置了虚拟栅极321 ，栅极320之间的间距可以保持一致。随后，第一焊垫330和第二焊垫340本文档来自技高网...

【技术保护点】
一种外围电路区域中的半导体器件，包括：具有多个置为相互远离的有源区的半导体衬底；栅极图案，包括至少一个置于该有源区上的栅极、置于该有源区之间的虚拟栅极、以及分别连接该栅极和该虚拟栅极的第一和第二侧部的第一和第二焊垫；以及第一引线，形成为接触该第一或第二焊垫的至少一个。

【技术特征摘要】
KR 2007-5-31 53112/071、一种外围电路区域中的半导体器件，包括具有多个置为相互远离的有源区的半导体衬底；栅极图案，包括至少一个置于该有源区上的栅极、置于该有源区之间的虚拟栅极、以及分别连接该栅极和该虚拟栅极的第一和第二侧部的第一和第二焊垫；以及第一引线，形成为接触该第一或第二焊垫的至少一个。2、 根据权利要求1所述的外围电路区域中的半导体器件，其中所述虚 拟栅极具有和该栅极相等的长度和宽度。3、 根据权利要求1所述的外围电路区域中的半导体器件，其中所述栅 极之间的间距等于该栅极与虚拟栅极之间的间距。4、 根据权利要求1所述的外围电路区域中的半导体器件，其中所述虚 拟栅极与置于毗邻该虚拟栅极的第二有源区上的栅极之间的间距等于置于 该有源区上的栅极之间的间距。5、 根据权利要求1所述的外围电路区域中的半导体器件，其中所述第 一引线的至少一个区域接触该第一或第二焊垫的任意一个。6、 根据权利要求1所述的外围电路区域中的半导体器件，还包括置于 该栅极的两侧并接触该有源区的第二引线和第三引线。7、 根据权利要求6所述的外围电路区域中的半导体器件，其中所述第 一引线置于从该第二引线或跨过该第一或第二焊垫的第三引线延伸的线性 方向上。8、 根据权利要求6所述的外围电路区域中的半导体器件，其中所述第 二引线和第三引线等间距排列。9、 根据权利要求1所述的外围电路区域中的半导体器件，还包括第二 引线，置于该栅极和虚拟片...

【专利技术属性】
技术研发人员：洪熙范，洪性泽，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]