形成半导体结构包括：提供具有叠置在绝缘层（１２）上的应变半导体层（１４）的衬底（１０），提供用于形成具有第一导电类型的第一多个器件的第一器件区域（１８）；提供用于形成具有第二导电类型的第二多个器件的第二器件区域（２０），以及加厚在第二器件区域中的应变半导体层，从而在第二器件区域中的应变半导体层的应变小于在第一器件区域中的应变半导体层。可选地，形成半导体结构包括：提供具有第一导电类型的第一区域（１８），形成叠置在至少第一区域的有源区（３２）上的绝缘层（３４），各向异性刻蚀该绝缘层，以及在各向异性刻蚀该绝缘层之后，叠置于该绝缘层至少一部分上沉积栅电极材料（４６）。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术总体上涉及半导体工艺，并且特别地涉及具有不同器件区 域的半导体结构。
技术介绍
伴随半导体工艺的技术进步，器件在尺寸上持续縮小。然而，在 器件尺寸縮小的同时，这些器件中的迁移率典型地劣化，原因是，例 如，需要改善的沟道掺杂来控制漏电流。为了改善由于器件縮小而劣化的迁移率，形成有器件的硅可被应变。例如，对于n型器件，硅被 拉伸应变从而改善迁移率，对于p型器件，硅被压縮应变从而改善迁 移率。应该注意的是，硅的特定的应变影响器件性能，其中取决于所 施加的应变， 一种类型器件的性能可能优于另一种类型器件的性能。 而且，处理器件所使用的表面的晶体取向(crystal orientation)和沟道 的结晶定向(crystal direction)也影响器件的性能，其中特定的晶体取 向和结晶定向可能适合于一种器件，而不适合另一类型的器件。对于CMOS (互补金属氧化物半导体)电路，需要n型器件例如 NMOS (N型金属氧化物半导体)器件以及p型器件例如PMOS (P型 金属氧化物半导体)两者。然而，当集成这些不同类型的的器件时， 可能因为工艺适合另一种类型的器件而牺牲一种类型的器件的性能。 因此，期望能够在相同的衬底上集成这些不同类型的器件而同时获得 这两种类型器件的高性能。附图说明本专利技术通过例子图示，并且由下列附图所限制，其中相同的附图 标记指示相同的元件，并且其中图l一ll图示了根据本专利技术的一个实施例形成平面器件和垂直器 件所使用的各种工艺步骤的剖面图；以及图12和13图示了图11中器件的三维视图。本领域技术人员了解为了简洁和清晰图中的元件不是按照比例绘制。例如，为了帮助更好的理解本专利技术的实施例，其中一些元件的尺 寸相对于其它元件可能被夸大。具体实施例方式如上所述，当形成CMOS电路时，n型和p型器件都需要被集成 在同一衬底上。在一个实施例中，采用具有表面晶体取向(100)的双 轴向拉伸应变半导体层形成n型和p型器件。在一个实施例中，该n 型器件形成为平面的或水平的器件，以使此晶体取向(100)能够改善 n型器件的性能。在一个实施例中，所述p型器件形成为垂直器件，例 如FinFET (鳍片场效应晶体管)。当形成垂直器件时，其中形成了沟 道的表面的晶体取向变为(110)，其能改善p型器件的性能。然而， 为了允许使用双轴向拉伸应变半导体层而形成改善性能的p型器件， 松弛双轴向拉伸应变半导体层中的内在张力(intrinsic tension)，以使 内在张力被部分或全部去除。在一个实施例中，为了松弛应变，在形成p型器件的区域中双轴 向拉伸应变半导体层被加厚了。结果，与将要形成平面n型器件的区 域相比，在将要形成垂直p型器件的区域形成的该半导体层具有较小 的拉伸应变。在一个实施例中，使得在将要形成p型器件的区域形成 的半导体层松弛，以使内在张力没有残留。可选择地，在这些区域中 的该半导体层只是部分地松弛。在加厚该半导体层之后，形成垂直p 型器件。因此，采用同样的应变半导体层集成了n型器件和p型器件， 同时保持两种类型器件的改善的性能。图1示出了具有绝缘层12和叠置在绝缘层12上的应变半导体层14的衬底10。在一个实施例中，衬底10可提供为绝缘层上的应变半导体层(SSOI)，其中半导体层14包括，例如应变硅、应变锗、应变硅锗、应变硅锗碳合金、应变碳化硅、应变碳掺杂硅、其它应变半导体材料或它们的组合。(衬底io可以被称为直接在绝缘层上的应变半导体层(SSDOI)，其中半导体层14直接在绝缘层12上)。在一个实 施例中，应变半导体层14是双轴向拉伸应变半导体层。在一个实施例 中，应变半导体层14具有平面内双轴向拉伸应力(stess)，该应力的 大约在l.O到1.5千兆帕斯卡(Gpa)，其相当于大约0.5-0.8%的应变。 在一个实施例中，应变半导体层14具有大于约l.OGpa的平面内双轴向 拉伸应力(stess)。而且，在一个实施例中，应变半导体层14可具有 在大约20到60纳米范围的厚度。在一个实施例中，应变半导体层14 可以具有任意厚度，只要它应变稳定，其中应变是热和机械稳定，从 而，例如，它可以承受如下文详细描述的后续松弛工艺中的热循环。在一个实施例中，绝缘层12可以包括氧化物。可选择地，其它绝 缘层12可以包括其它绝缘材料，例如，铝化镧、氧化铪、氮化物、具 有低介电常数(K)(所谓低K，是指其K值小于二氧化硅的K值) 的任意介电质，或者它们的组合。在另一个实施例中，衬底10可不包 括绝缘层12。衬底10包括用于形成具有第一导电类型的器件的第一器件区域 18和用于形成具有第二导电类型的器件的第二器件区域20。在一个实 施例中，区域18对应于将要形成n型器件或n沟道器件的n型区域， 而区域20对应于将要形成p型器件或p沟道器件的p型区域，这将参 照图3 — 13说明。注意每一个区域18和20可以是连续的或非连续区域。而且，注意衬底io可以根据需要包含用于不同类型器件的任意数量的区域。例如，衬底10可包括多个n型区域和多个p型区域。在一 个实施例中，区域18可以被称为n型区域，而区域20也可以被称为p 型区域。图2示出了在区域18中的应变半导体层14上形成了图案化的掩 模层16之后，同时暴露出在区域20中的应变半导体层14的衬底10。 在一个实施例中，图案化的掩模层16是包括例如氮化物的硬掩模，并 且可根据传统的工艺步骤来形成和图案化。图3示出了为了松弛在区域20中的应变半导体层14，而在区域 20中暴露的应变半导体层14的表面上生长了半导体层22之后的衬底 10。在一个实施例中，生长的半导体层22是有选择地外延生长。在一 个实施例中，生长的半导体层22生长到厚度大于图案化的掩模层16 的厚度。可选择地，图案化的掩模层16也可以厚于生长的半导体层22。 生长的半导体层22可以包括例如硅、锗、硅锗、硅锗碳、碳化硅、其它m-v或n-vi半导体化合物或它们的组合。在一个实施例中，应变半导体层14是应变硅层，半导体层22是外延生长的硅。在一个实施 例中，半导体层22是在大约400到950摄氏度范围内的温度生长，或 更优选地，在大约800至900摄氏度范围内的温度。(注意，通常用 于生长的较高温度可以使得应变半导体更加松弛。)注意，半导体层 14和生长的半导体层22可以用不同的材料来形成。例如，如果半导体 层14是硅，生长的半导体层22可以是上述列出的用于生长的半导体 层22的任意材料。如图3所示，区域20中的半导体层14和生长的半 导体层22结合作为半导体层24。结果，与区域18中的半导体层14的一部分或多部分相比，区域 20中的半导体层14的一部分或多部分被加厚了。在一个实施例中，半 导体层24的厚度在大约40到100纳米范围内。可选择地，半导体层 24可以具有厚于大约IOO纳米的厚度。注意，在一个实施例中，在允 许区域20中的半导体层14的加厚同时，区域18中的图案化的掩模层 16的使用防止区域18中的半导体层14的加厚。此外，当生长半导体层22时，松弛了区域20中半导体层14的拉 伸应变。在形成生长半导体层22后，执行反应性环境气体中的热处理从而进一步松弛在半导体层24中的残余应变。在一个实施例中本文档来自技高网...
【技术保护点】
一种用于形成半导体结构的方法，所述方法包括： 提供衬底，所述衬底包括叠置在绝缘层上的应变半导体层； 提供用于形成具有第一导电类型的第一多个器件的第一器件区域； 提供用于形成具有第二导电类型的第二多个器件的第二器件区域，其中所述第二导电类型不同于所述第一导电类型；以及 加厚所述第二器件区域中的所述应变半导体层，从而所述第二器件区域中的所述应变半导体层的应变小于所述第一器件区域中的所述应变半导体层的应变。
【技术特征摘要】
【国外来华专利技术】US 2005-10-31 11/263,1201.一种用于形成半导体结构的方法，所述方法包括提供衬底，所述衬底包括叠置在绝缘层上的应变半导体层；提供用于形成具有第一导电类型的第一多个器件的第一器件区域；提供用于形成具有第二导电类型的第二多个器件的第二器件区域，其中所述第二导电类型不同于所述第一导电类型；以及加厚所述第二器件区域中的所述应变半导体层，从而所述第二器件区域中的所述应变半导体层的应变小于所述第一器件区域中的所述应变半导体层的应变。2. 根据权利要求l所述的方法，还包括 不执行所述第一器件区域中的所述应变半导体层的加厚。3. 根据权利要求1所述的方法，其中所述的加厚步骤包括 在所述第二区域中外延生长所述应变半导体层。4. 根据权利要求1所述的方法，其中所述的衬底包括SSOI (绝缘 体上的应变半导体)衬底。5. 根据权利要求l所述的方法，其中所述第一导电类型是n型并 且所述第二导电类型是p型。6. 根据权利要求l所述的方法，其中所述第一多个器件包括平面 器件并且所述第二多个器件包括垂直器件。7. 根据权利要求l所述的方法，其中用于平面器件的所述应变半 导体层的晶体取向包括(100)，并且用于垂直器件的所述应变半导体 的晶体取向包括(110)。8. 根据权利要求6所述的方法，其中所述垂直器件包括FinFET 器件。9. 根据权利要求1所述的方法，其中所述的加厚步骤包括 形成叠置在所述第一区域上的掩模层；以及在所述第二区域中而不在所述第一区域中执行选择性外延生长以 加厚所述应变半导体层。10. 根据权利要求9所述的方法，其中外延生长的应变半导体层的部分的厚度比所述掩模层的厚度更厚。11. 根据权利要求9所述的方法，其中所述选择性外延生长是在 大约400到950摄氏度范围内的温度下执行的。12. 根据权利要求9所述的方法，进一步包括 在所述执行选择性外延生长步骤之后，在大约400到1200摄氏度范围内的温度下热处理所述半导体结构...
【专利技术属性】
技术研发人员：翁耶希恩，陈建，比希安阮，马里亚姆G萨达卡，张达，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：US[美国]
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