半导体器件制造技术

本发明专利技术提供了一种半导体器件，该半导体器件包括：第一共源半导体层和第二共源半导体层，分别沿着第一方向延伸；第一逻辑栅电路和第二逻辑栅电路，分别由至少一个三维Ｐ型ＦＥＴ和三维Ｎ型ＦＥＴ组成。第一逻辑栅电路和第二逻辑栅电路中的三维Ｐ型ＦＥＴ的源极连接到第一共源半导体层。第一逻辑栅电路和第二逻辑栅电路中的三维Ｎ型ＦＥＴ的源极连接到第二共源半导体层。第一逻辑栅电路中的三维Ｐ型ＦＥＴ和三维Ｎ型ＦＥＴ的半导体层连接它们的漏侧，并且第二逻辑栅电路中的三维Ｐ型ＦＥＴ和三维Ｎ型ＦＥＴ的半导体层连接它们的漏侧。可以增强ＦｉｎＦＥＴ的散热。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件，具体地说，涉及一种具有三维结构MISFET (在下文中被称为三维FET)的半导体器件。
技术介绍
作为减小MISFET的尺寸(以实现比如抑制短沟道效应的效果) 的方法，使用所谓的三维FET来代替典型的平面型MISFET以提高栅 电极的沟道电荷的控制能力。三维FET是SOI (绝缘体上的硅)装置 中的一种。鳍式MISFET (FinFET)和双栅FET (DG-FET)是典型的 三维FET。作为三维FET的示例，由FinFET形成的SRAM (静态随机存取 存储器)在下面的文件中公开Zheng Guo等人的《基于FinFET的SRAM 的设计》(FinFET-Based SRAM Design)，国际低功耗电子学与 设计年会，pp2-7, 2005(ISLPED'05)。在这种技术中，通过采用FinFET 作为SRAM的FET，可以实现具有小的单元(cell)尺寸的SRAM。关于包括三维FET或平面型SOI的装置，所述三维FET包括 FinFET，热产生经常变得麻烦。为了改善这些装置的散热，已经研究 出各种技术。然而，这些研究中的大部分针对的是平面型SOI装置， 并且三维FET没有被充分地考虑。由于三维FET和平面型SOI装置的 结构彼此不同，因此必须以与平面型SOI装置不同的观点来考虑三维 FET的散热。具体地说，在平面型SOI装置中，通过将形成在晶片的 整个表面上的半导体层(SOI层)局部氧化来执行装置绝缘(device isolation)，而在三维FET中，通过单独地在绝缘膜上形成半导体层来 执行装置绝缘。通常，与对于平面型SOI装置相比，热扩散对于三维FET是更重要的技术问题。更具体地说，第JP-P2004-72017A号日本公开专利申请公开了一 种利用平面型SOI装置的上层上的金属互连作为散热器的技术。第 JP-P2004-363136A号日本公开专利申请公开了一种平面型SOI装置的 结构，在该结构中，用作ESD保护元件的MOSFET的栅电极形成为环 的形状，并且源区以屏蔽板电极(shieldplate electrode)与源区的外部 隔离。采用这种结构，由于SOI层形成连续的区域，因此提高了散热 效率。在第JP-P2005-197462A号日本公开专利申请中，即使没有描述 散热问题，但是公开了一种栅电极和沟道区(在该文件中被称为阱) 变短的结构。采用该文件中公开的结构，P型FET的阱通过p-n结与N 型FET的阱连接。第JP-P2006-19578A号日本公开专利申请公开了 FinFET的散热。 该文件公开了一种縮短栅电极和沟道区来降低FinFET的功耗并抑制短 沟道效应的结构。采用这种结构，将源极和漏极中产生的热通过栅电 极扩散。第JP-P2005-116969A号日本公开专利申请公开了一种逆变器电路 链(chain)，这是一种利用三维FET形成逻辑电路的技术。该文件中 的图1示出了逆变器电路链的布局图。在该图中，逆变器电路的源极(104和105)没有通过半导体层彼此耦合(没有公共的半导体层)， 而是釆用金属互连彼此电连接(106和107是源电极互连)。通常，当 三维FET形成通过组合逻辑栅电路获得的功能电路时，形成逻辑栅电 路的FET的源极中的每个采用如该文件JP-P2005-116969A的金属互连 来彼此连接。因此，采用这种结构，由于来自金属互连的热从半导体 层通过接触塞扩散，因此被扩散的热的量受接触塞的热阻的限制。结 果，半导体层的排热受接触塞的热阻的限制。
技术实现思路
然而，本专利技术的专利技术者已经认识到在第JP-P2006-19578A和第 JP-P2005-116969A号日本公开专利申请中公开的FinFET中，由于上面 形成有源极、沟道和漏极的鳍层隔离地形成，因此难以扩散在FinFET 的操作过程中产生的热。由于漏极通常连接到金属互连，因此可以考虑如下方法，即在漏 极上设置许多接触件来散热或者采用具有大面积的金属互连。然而， 由于这种方法增加了漏极的电容，因此该方法不是优选的。因此，本专利技术的目的在于提供一种用于进行足够散热的技术，特 别是在三维FET的情况下。在本专利技术的一个实施例中，半导体器件包括第一共源半导体层， 被构造为沿着第一方向延伸；第二共源半导体层，被构造为沿着第一 方向延伸；第一逻辑栅电路，由至少一个三维P型FET和三维N型FET 组成；以及第二逻辑栅电路，由至少一个三维P型FET和三维N型FET 组成。第一逻辑栅电路中的三维P型FET的源极和第二逻辑栅电路中 的三维P型FET的源极连接到第一共源半导体层。第一逻辑栅电路中 的三维N型FET的源极和第二逻辑栅电路中的三维N型FET的源极 连接到第二共源半导体层。第一逻辑栅电路中的三维P型FET的漏极 和第一逻辑栅电路的三维N型FET的漏极彼此连接。第二逻辑栅电路 的三维P型FET的漏极和第一逻辑栅电路的三维N型FET的漏极彼此 连接。在本专利技术的另一实施例中，半导体器件包括第一共源半导体层， 被构造为沿着第一方向延伸；第二共源半导体层，被构造为沿着第一 方向延伸；以及第一逻辑栅电路至第k逻辑栅电路，分别包括至少一 组三维P型FET和三维N型FET。至少一个三维P型FET的源极连接 到第一共源半导体层。至少一个三维N型FET的源极连接到第二共源 半导体层。属于所述至少一组三维P型FET和三维N型FET中的同一组的三维P型FET的漏极和三维N型FET的漏极彼此连接，并且所述 至少一组三维P型FET和三维N型FET在至少k个点处彼此连接。根据本专利技术，可以有效地扩散三维FET中产生的热。附图说明从以下结合附图的对特定优选实施例的描述，本专利技术的上述及其 他目的、优点及特征将变得更加明显，其中图1是示出根据本专利技术第一实施例的半导体器件的构造的平面图；图2是示出沿着图1中的B-B'线截取的半导体器件的构造的剖视图；图3是示出沿着图1中的A-A'线截取的半导体器件的构造的剖视图；图4是示出三维P型FET (P型FinFET)的漏极和三维N型FET (N型FinFET)的漏极之间的结的另一构造的剖视图；图5是示出根据本专利技术第二实施例的半导体器件的构造的平面图6是示出第二实施例中的鳍层的构造的平面图7是示出根据本专利技术的第三实施例的半导体器件的构造的平面图8A是示出第三实施例中的鳍层的构造的平面图8B是示出第三实施例中的鳍层的另一构造的平面图；图9是示出根据本专利技术的第四实施例的半导体器件的构造的平面图；图IO是示出第四实施例中的鳍层的构造的平面图11是示出根据本专利技术的第五实施例的半导体器件的构造的平面图；图12是示出第五实施例中的鳍层的构造的平面图13是示出三维FET (FinFET)的另一构造的鸟瞰图；以及图14是示出鳍层的优选结构的鸟瞰图。具体实施例方式下文中，将参照附图来详细地描述本专利技术的实施例。请注意，在 附图中，相同或相似的参考标号用于相同或相似的部件。(第一实施例)下文中，为了说明，FinFET将用作三维FET的典型示例。图1 是示出根据本专利技术第一实施例的半导体器件1的布局的平面图。图1 中的半导体器件1由串联的三级逆变器电路(inverter circuit) IO形成。 每个逆变器本文档来自技高网...

【技术保护点】
一种半导体器件，包括：　第一共源半导体层，被构造为沿着第一方向延伸；　第二共源半导体层，被构造为沿着所述第一方向延伸；　第一逻辑栅电路，由至少一个三维Ｐ型ＦＥＴ和三维Ｎ型ＦＥＴ组成；以及　第二逻辑栅电路，由至少一个三维Ｐ型ＦＥＴ和三维Ｎ型ＦＥＴ组成；　其中，所述第一逻辑栅电路中的所述三维Ｐ型ＦＥＴ的源极和所述第二逻辑栅电路中的所述三维Ｐ型ＦＥＴ的源极连接到第一共源半导体层；　所述第一逻辑栅电路中的所述三维Ｎ型ＦＥＴ的源极和所述第二逻辑栅电路中的所述三维Ｎ型ＦＥＴ的源极连接到第二共源半导体层；　所述第一逻辑栅电路中的所述三维Ｐ型ＦＥＴ的漏极和所述第一逻辑栅电路的所述三维Ｎ型ＦＥＴ的漏极彼此连接；以及　所述第二逻辑栅电路的所述三维Ｐ型ＦＥＴ的漏极和所述第一逻辑栅电路的所述三维Ｎ型ＦＥＴ的漏极彼此连接。

【技术特征摘要】
JP 2007-7-2 2007-1738071.一种半导体器件，包括第一共源半导体层，被构造为沿着第一方向延伸；第二共源半导体层，被构造为沿着所述第一方向延伸；第一逻辑栅电路，由至少一个三维P型FET和三维N型FET组成；以及第二逻辑栅电路，由至少一个三维P型FET和三维N型FET组成；其中，所述第一逻辑栅电路中的所述三维P型FET的源极和所述第二逻辑栅电路中的所述三维P型FET的源极连接到第一共源半导体层；所述第一逻辑栅电路中的所述三维N型FET的源极和所述第二逻辑栅电路中的所述三维N型FET的源极连接到第二共源半导体层；所述第一逻辑栅电路中的所述三维P型FET的漏极和所述第一逻辑栅电路的所述三维N型FET的漏极彼此连接；以及所述第二逻辑栅电路的所述三维P型FET的漏极和所述第一逻辑栅电路的所述三维N型FET的漏极彼此连接。2. 根据权利要求l所述的半导体器件，其中，所述三维P型FET 和所述三维N型FET中的每个是FinFET或双栅FET。3. 根据权利要求1或2所述的半导体器件，其中，从所述第一逻 辑栅电路传输到所述第二逻辑栅电路的信号的方向是所述第一方向。4. 根据权利要求1或2所述的半导体器件，其中，包括在所述第 一逻辑栅电路中的所述三维P型FET的沟道区和所述三维N型FET的 半导体层的沟道区沿着垂直于所述第一方向的第二方向排列；以及包括在所述第二逻辑栅电路中的所述三维P型FET的半导体层的 沟道区和所述三维N型FET的半导体层的沟道区沿着所述第二方向排 列。5. 根据权利要求1或2所述的半导体器件，其中，包括在所述第 一逻辑栅电路中的所述三维P型FET的半导体层的沟道区和所述三维 N型FET的半导体层的沟道区沿着所述第一方向排列；包括在所述第一逻辑栅电路中的所述三维P型FET的源区的一部 分和所述三维N型FET的源区的一部分沿着垂直于与所述第一逻辑栅 电路的所述沟道区相对的第一方向的第二方向布置；包括在所述第二逻辑栅电路中的所述三维P型FET的源区的一部 分和所述三维N型FET的源区的一部分沿着垂直于与所述第二逻辑栅 电路的所述沟道区相对的第一方向的第二方向布置。6. 根据权利要求1或2所述的半导体器件，其中，包括在所述第 —逻辑栅电路中的所述三维P型FET的漏区和所述三维N型FET的漏 区连接，从而形成p-n结。7. 根据权利要求6所述的半导体器件，其中，形成漏电极接触件， 以连接到包括在所述第一逻辑栅电路中的所述三维P型FET的漏区和 所述三维N型FET的漏区连接从而形成p-n结的位置。8. 根据权利要求1或2所述的半导体器件，其中，包括在所述第 一逻辑栅电路中的所述三维P型FET的漏区和所述三维N型FET的漏 区通过没有掺杂杂质的本征区连接。9. 根据权利要求1或2所述的半导体器件，其中，由所述三维P 型FET和所述三维N型FET的源极和漏极组成的区域的至少一部分具 有金属硅化物结构。10. 根据权利要求1或2所述的半导体器件，所述第一共源半导 体层、所述第二共...

【专利技术属性】
技术研发人员：古田博伺，
申请(专利权)人：恩益禧电子股份有限公司，
类型：发明
国别省市：JP[日本]