通过使用外延层减小三维晶体管的外电阻的方法和结构技术

描述了用替代栅工艺形成的三栅晶体管的制造。在一个实施例中，使用氮化物伪栅，允许直接与伪栅相邻的外延源区和漏区的生长。这减小了外电阻。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及具有薄沟道区的晶体管的半导体处理领域。
技术介绍
互补金属氧化物半导体(CMOS)晶体管的制造趋势是具有d 、沟道 区。在US 2004/0036127中示出了具有减小主体的晶体管的示例，其 包括沟道区连同三栅结构。其它小沟道晶体管是在重掺杂村底上生长 的轻摻杂或无掺杂外延层中形成的5掺杂晶体管。例如参见转让给本 申请受让人的、2004年9月29日提交的、申请序号为10/955669的 Metal Gate Transistor with Epitaxial Source and Drain Regions。这些器件中 一 些的 一个问题是从源区和漏区的减薄、有时在栅极 边缘发生的普遍的高外电阻。其它器件具有引起较高外电阻的类似问 题，例如源区和漏区的有限可用截面区域。结合图1来论述这些问题。附图说明图1是现有技术晶体管的截面正视图。 图2A是有时称作鳍板的半导体主体和伪栅的透^见图。 图2B是通过图2A的剖面线2B-2B截取的图2A的主体和伪栅的 截面正^L图。图3示出外延生长之后及第一离子注入工艺期间的图2B的结构。图4示出制造隔离物之后及第二离子注入步骤之后的图3的结构。图5示出形成介电层和平面化工艺之后的图4的结构。图6示出去除伪栅之后的图5的结构。图7示出形成高k栅绝缘层和金属栅层之后的图6的结构。具体实施例方式描述一种用于制造CMOS场效应晶体管的工艺以及所得到的晶体 管。在以下描述中，阐述了许多具体细节，例如具体尺寸和化学制度， 以便提供对本专利技术的透彻理解。本领域的技术人员会清楚，没有这些 具体细节也可实施本专利技术。在其它情况下，没有详细描述例如净化步 骤等众所周知的处理步骤，以免不必要地影响对本专利技术的理解。图1示出与小主体晶体管关联的问题。栅结构IO示为在具有源区 /漏区16的晶体管的沟道区14处穿过半导体主体12。在栅边缘11对 半导体主体或鳍板进行减薄。这种减薄是用于定义主体、形成隔离物和净化氧化物的处理的结果。这种处理可减小主体，使得它可以不再 具有充分的结晶晶种以支持外延层的生长。在这种处理期间，通常可 损失栅边缘处的主体的多达20-50%。除了产生损失，这种处理还引起 较高源/漏电阻以及晶体管性能的必然降低。在栅边缘处减薄的问题不 仅发生在具有硅-绝缘体(SOI)衬底的三栅结构中，而且发生在某些体硅 层和S掺杂晶体管中。如图2A所示，在埋入氧化物层(BOX)21上制造半导体主体20。 例如，从设置在BOX 21上的单晶硅层制造主体20。 SOI衬底是半导 体工业众所周知的。举例来说，通过将BOX21和硅层键合到衬底(未 示出)上，然后对硅层平面化以使它比较薄，来制造SOI衬底。形成 SOI村底的其它技术是已知的，例如包括将氧注入硅衬底中以形成埋 入氧化物层。还可使用除硅之外的其它半导体材料，例如砷化镓。例如在BOX 21上穿过主体20形成氮化硅伪栅结构25。在栅结构 25与主体20相交的地方定义晶体管的沟道区，这通常是替代栅工艺 中的情况。可由其它材料制造伪栅结构，后面将进行论述。在图2B中，再次示出半导体主体20和氮化硅伪栅结构25,没有 BOX 21。图2B的视图一般是通过图2A的剖面线2B-2B截取的。在 图2B和其余附图中，未示出BOX21。以下所述的处理不依赖于主体 20制造在BOX21上。实际上，可从体村底制造主体20。例如，可从单晶硅衬底或其它半导体村底有选择地生长主体20。备选地，可通过有选择地蚀刻单晶半导体层以便定义多个主体20来形成主体20。如图3所示，在主体20上生长外延层27。可生长硅或硅锗或者 其它半导体层。重要的是，不在伪栅25上生长所述层27。如前面所 述，在一个实施例中，由氮化硅制造伪栅25,以及例如在主体20是 硅主体时，外延生长可发生在主体20上，而无需在伪栅25上形成。 注意，如果伪栅是多晶硅栅，则某种外延生长将发生在伪栅结构上。 这种生长在后续替代栅工艺中不容易去除，并且如果未去除，则将使 替代栅短接到源区和漏区。由此，用于伪栅结构的材料选择成，在如 图3所示加厚主体时，在该结构上没有外延生长发生。此外，应去除 伪栅而没有去除源/漏隔离物，否则，栅极不会在高要求尺寸之内。这时，发生离子注入步骤，为n沟道晶体管注入n型离子，或者 为p型沟道晶体管注入p型离子。线28所示的这个初始注入步骤形成 尖或延伸源区和漏区，这是通常使用的。由此，这个注入步骤留下了 相对轻掺杂的主体20。接下来，氮化硅层被保形地沉积在图3的结构上，并用来制造图 4所示的隔离物38。可使用普通众所周知的各向异性蚀刻来制造隔离 物。在一个实施例中，将用5-13%碳浓度掺杂的;友掺杂氮化物用于隔 离物。稍后论述所述的其它隔离物。在形成氮化物层之前，去除主体 20上存在的任何氧化物。这种净化工艺是通常减小^Hi缘处主体厚度 的工艺之一。在隔离物形成之后，通过离子注入35形成源区和漏区 30的主要部分。对于n沟道器件，以高达lxlO-lxlO原子/cmS注入 剂量来使用砷或磷。对于p沟道器件，将硼注入到相同剂量水平。以上使用氮化物伪栅和碳掺杂氮化物隔离物。材料的这种组合允 许生长外延层，而没有生长在伪栅上，并且允许去除伪栅，而没有蚀 刻隔离物。伪栅材料的其它示例包括具有极性键的非晶材料，例如基 于CVD的二氧化硅或者碳掺杂氮化硅。对于后一种材料，隔离物可由 氧化物制成。在这种情况下，源区/漏区的掺杂有助于改进伪栅与隔离物之间的选择性，或者隔离物被掺杂。备选地，在形成隔离物38之后，可在外延层27上生长第二外延 层，以进一步加厚主体以及源区和漏区，由此进一步减小随后形成的 晶体管的外电阻。然后将使主要源区和漏区30上升(未示出)到隔离物 38的边缘之上。对于以上使用第二外延生长的p沟道晶体管，例如，可通过有选 择地沉积外延硼(B)掺杂硅或锗浓度高达30。/Q的SiGe来形成源区和漏 区。在100sccm的二氯曱硅烷(DCS)、 20slmH2、 750-800。C、 20Toit、 150-200sccmHCl、 150-200sccm的乙硼烷(B2H6)流量和150-200sccm的 GeH4流量的处理条件下，得到了沉积速率为20nm/min、B浓度为1E20 cm-3且锗浓度为20%的高掺杂SiGe薄膜。由薄膜中高B浓度引起的 0.7-0.9 mOhm-cm的低电阻率提供了如下好处尖源区/漏区中的高电导率，以及由此减小的Rextemal。源区/漏区中的SiGe对沟道施加压缩应变，其又引起增强的移动性和改进的晶体管性能。对于NMOS晶体管，例如使用在100sccm的DCS、 25-50sccm HC1、 200-300sccm的、在750°C和20Torr载流子H2气体流量为20slm的1% PH3的处理条件下有选择沉积的原地磷掺杂硅来形成源区/漏区。在沉 积薄膜中，得到电阻率为0.4-0.6 mOhm-cm的2E20 cm-3的石粦浓度。这时在图4的结构上保形地沉积介电层40,如图5所示。这可包 括二氧化硅层，其将成为集成电路中的层间电介质(ILD)。可使用低k 介电层或牺牲介电层。在任一情况下，层40通常都具有承受平面化工 艺如化学机械抛光(C本文档来自技高网...

【技术保护点】
一种用于形成场效应晶体管的方法，包括：　由第一材料在半导体主体上形成伪栅；　在所述主体上与所述伪栅对准生长外延半导体层，使得在所述第一材料上没有生长发生；　在所述主体中至少部分与所述伪栅对准形成源区和漏区；以及　用与所述主体绝缘的导电栅替代所述伪栅。

【技术特征摘要】
【国外来华专利技术】US 2005-12-29 11/322,7951.一种用于形成场效应晶体管的方法，包括由第一材料在半导体主体上形成伪栅；在所述主体上与所述伪栅对准生长外延半导体层，使得在所述第一材料上没有生长发生；在所述主体中至少部分与所述伪栅对准形成源区和漏区；以及用与所述主体绝缘的导电栅替代所述伪栅。2. 如权利要求l所述的方法，其中所述主体是硅主体。3. 如权利要求l所述的方法，其中所述伪栅覆盖所述主体的两个 相对侧面和上表面。4. 如权利要求l所述的方法，其中形成所述源区和漏区包括 与所述伪栅对准掺杂所述主体；由所选第二材料在所述伪栅的相对侧面上形成隔离物，使得可蚀 刻所述第一材料而基本上没有蚀刻所述第二材料；以及 与所述隔离物对准掺杂所述主体。5. 如权利要求l所述的方法，其中替代所述伪栅包括 用介电材料包围所述伪栅；以及蚀刻所述伪栅而基本上没有蚀刻所述主体和所述介电材料，由此 暴露所迷主体中的沟道区。6. 如权利要求5所述的方法，包括 在所述主体的所述沟道区上形成高k栅电介质；以及 在所述高k栅电介质上形成金属栅。7. 如权利要求6所述的方法，其中所述金属栅的功函数在3.9至 5.2 eV的范围之间。8. 如权利要求7所述的方法，其中形成所迷源区和漏区包括 与所述伪栅对准掺杂所述主体；由所选第二材料在所述伪栅的相对侧面上形成隔离物，使得可蚀刻所述第 一材料而基本上没有蚀刻所述第二材料；以及 与所述隔离物对准掺杂所述主体。9. 如权利要求4所述的方法，包括 在形成所述隔离物之后，在所述主体上形成附加外延生长。10. 如权利要求9所述的方法，其中所述主体包括硅。11. 如权利要求9所述的方法，其中替...

【专利技术属性】
技术研发人员：BS多伊尔，JK布拉斯克，A马朱姆达，S达塔，J卡瓦利罗斯，M拉多萨夫杰维克，RS乔，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US[美国]