抗软错误的SRAM制造技术

本发明专利技术公开了一种抗软错误的SRAM的SRAM存储单元具有双重互锁结构，包括：共源连接的第一和第二NMOS管并由第一和第二NMOS管提供互锁的第一和第二存储节点，共源连接的第一和第二PMOS管并由第一和第二PMOS管提供互锁的第三和第四存储节点，共漏连接的第五MOS晶体管的栅极和源极连接在同相的第一和第三存储节点之间，共漏连接的第六MOS晶体管的栅极和源极连接在同相的第二和第四存储节点之间；共源连接的第七MOS晶体管的栅极和漏极连接在反相的第一和第四存储节点之间；共源连接的第八MOS晶体管的栅极和漏极连接在反相的第二和第三存储节点之间，第五至第八MOS晶体管都为PMOS管。本发明专利技术能容忍一个节点电位发生翻转，且能降低静态漏电功耗。且能降低静态漏电功耗。且能降低静态漏电功耗。

【技术实现步骤摘要】
抗软错误的SRAM


[0001]本专利技术涉及一种半导体集成电路，特别是涉及一种抗软错误的SRAM。

技术介绍

[0002]集成电路技术节点的逐渐减小给芯片的可靠性带来了很多挑战，其中一个挑战就是单粒子效应带来的软错误。
[0003]软错误可能会发生在不同的电子设备中，例如汽车电子、医疗设备等。
[0004]近些年，由于工艺节点不断先进，器件靠的越来越近，器件尺寸也越来越小，这使得电荷收集和电荷分享导致的单粒子翻转成为软错误的一个重要来源。
[0005]传统的SRAM存储单元通常采用输入输出互相连接的两个CMOS组成，在发生节点翻转时，不具有容软错误的功能。
[0006]如图1所示，是现有一种抗软错误的SRAM的SRAM存储单元的电路图，这是一种quatro电路，互锁单元结构包括了四个PMOS管和四个NMOS管；PMOS管P101和NMOS管N101并不直接连接成CMOS；同样，PMOS管P102和NMOS管N102也不直接连接成CMOS。PMOS管P101的栅极连接节点QN，而NMOS管N101的栅极则连接节点A；其中节点QN通过PMOS管P102实现和节点Q反相，节点A则通过PMOS管P103和节点Q反相，所以，最后节点A和节点QN的信号是同相信号，所以，PMOS管P101和NMOS管N101的连接结构最后依然类似于CMOS。同样，PMOS管P102和NMOS管N102的连接结构最后也类似于CMOS，使得PMOS管P101和NMOS管N101的连接结构和PMOS管P102和NMOS管N102的连接结构构成以节点Q和节点QN为存储节点的一重互锁结构。
[0007]同样，PMOS管P103和NMOS管N103的连接结构最后依然类似于CMOS，PMOS管P104和NMOS管N104的连接结构最后依然类似于CMOS，使得PMOS管P103和NMOS管N103的连接结构和PMOS管P104和NMOS管N104的连接结构构成以节点A和节点B为存储节点的另一重互锁结构，最后实现双重的互锁单元结构，从而能实现抗软错误。
[0008]图1中采用了2个传输管，分别为NMOS管N105和NMOS管N106。NMOS管N105和N106的栅极连接字线WL，源极分别连接位线BL和BLB，漏极分别连接节点Q和QN。

技术实现思路

[0009]本专利技术所要解决的技术问题是提供一种抗软错误的SRAM，能容忍一个节点电位发生翻转，能降低静态漏电功耗以及还能增加读写速度。
[0010]为解决上述技术问题，本专利技术提供的抗软错误的SRAM的SRAM存储单元具有双重互锁结构，包括：
[0011]共源连接的第一NMOS管和第二NMOS管，所述第一NMOS管的漏极为第一存储节点，所述第二NMOS管的漏极为第二存储节点，所述第一NMOS管的源极和所述第二NMOS管的源极都接地，所述第一NMOS管的栅极连接所述第二存储节点，所述第二NMOS管的栅极连接所述第一存储节点，所述第一存储节点和所述第二存储节点互为反相。
[0012]共源连接的第一PMOS管和第二PMOS管，所述第一PMOS管的漏极为第三存储节点，
所述第二PMOS管的漏极为第四存储节点，所述第一PMOS管的源极和所述第二PMOS管的源极都接地，所述第一PMOS管的栅极连接所述第四存储节点，所述第二PMOS管的栅极连接所述第三存储节点，所述第三存储节点和所述第四存储节点互为反相。
[0013]共漏连接的第五MOS晶体管的栅极和源极连接在同相的所述第一存储节点和所述第三存储节点之间，使所述第一存储节点和所述第三存储节点形成源极跟随关系。
[0014]共漏连接的第六MOS晶体管的栅极和源极连接在同相的所述第二存储节点和所述第四存储节点之间，使所述第二存储节点和所述第四存储节点形成源极跟随关系。
[0015]共源连接的第七MOS晶体管的栅极和漏极连接在反相的所述第一存储节点和所述第四存储节点之间。
[0016]共源连接的第八MOS晶体管的栅极和漏极连接在反相的所述第二存储节点和所述第三存储节点之间。
[0017]所述第五MOS晶体管、所述第六MOS晶体管、所述第七MOS晶体管和所述第八MOS晶体管都为PMOS管。
[0018]进一步的改进是，所述SRAM存储单元还包括第一传输管、第二传输管、第三传输管和第四传输管；
[0019]所述第一存储节点连接到所述第一传输管的输入端；
[0020]所述第二存储节点连接到所述第二传输管的输入端；
[0021]所述第三存储节点连接到所述第三传输管的输入端；
[0022]所述第四存储节点连接到所述第四传输管的输入端。
[0023]进一步的改进是，所述第一传输管、所述第二传输管、所述第三传输管和所述第四传输管的导电类型都相同。
[0024]进一步的改进是，所述第一传输管、所述第二传输管、所述第三传输管和所述第四传输管的栅极都连接字线。
[0025]进一步的改进是，所述第一传输管和所述第三传输管的输出端都连接到第一位线；
[0026]所述第二传输管和所述第四传输管的输出端都连接到第二位线，所述第一位线和所述第二位线互为反向；
[0027]所述第一传输管、所述第二传输管、所述第三传输管和所述第四传输管的漏极作为输入端以及源极作为输出端。
[0028]进一步的改进是，所述第一传输管、所述第二传输管、所述第三传输管和所述第四传输管都为NMOS管。
[0029]进一步的改进是，所述SRAM存储单元包括写状态、保持状态和读状态。
[0030]进一步的改进是，所述写状态时，互为反相的一对写入信号预先加在所述第一位线和所述第二位线上，所述字线加高电平使所述第一传输管、所述第二传输管、所述第三传输管和所述第四传输管导通。
[0031]进一步的改进是，所述SRAM存储单元在保持状态时，所述字线加低电平使所述第一传输管、所述第二传输管、所述第三传输管和所述第四传输管关断。
[0032]进一步的改进是，所述SRAM存储单元在读状态时，所述第一位线和所述第二位线预先加低电位，所述字线加高电平使所述第一传输管、所述第二传输管、所述第三传输管和
所述第四传输管导通。
[0033]本专利技术通过在共源连接的第一NMOS管和第二NMOS管和共源连接的第一PMOS管和第二PMOS管的基础上，增加了作为源极跟随器的共漏连接的第五和第六MOS晶体管以及共源连接的第七和第八MOS晶体管，通过第五和第六MOS晶体管，能使第七和第八MOS晶体管和第一NMOS管和第二NMOS管的组合形成互锁结构以及能使第一NMOS管和第二NMOS管的组合以及第一PMOS管和第二PMOS管的组合结构之间形成互锁结构，这样就能实现双重互锁，使得SRAM能容忍一个节点电位发生翻转，能抗软错误。
[0034]本专利技术能采用四个传输管连接四个存储节点，相对于现有技术中的两个传输管的电路结构，本专利技术的传输管的数量得到增加本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种抗软错误的SRAM，其特征在于，SRAM存储单元具有双重互锁结构，包括：共源连接的第一NMOS管和第二NMOS管，所述第一NMOS管的漏极为第一存储节点，所述第二NMOS管的漏极为第二存储节点，所述第一NMOS管的源极和所述第二NMOS管的源极都接地，所述第一NMOS管的栅极连接所述第二存储节点，所述第二NMOS管的栅极连接所述第一存储节点，所述第一存储节点和所述第二存储节点互为反相；共源连接的第一PMOS管和第二PMOS管，所述第一PMOS管的漏极为第三存储节点，所述第二PMOS管的漏极为第四存储节点，所述第一PMOS管的源极和所述第二PMOS管的源极都接地，所述第一PMOS管的栅极连接所述第四存储节点，所述第二PMOS管的栅极连接所述第三存储节点，所述第三存储节点和所述第四存储节点互为反相；共漏连接的第五MOS晶体管的栅极和源极连接在同相的所述第一存储节点和所述第三存储节点之间，使所述第一存储节点和所述第三存储节点形成源极跟随关系；共漏连接的第六MOS晶体管的栅极和源极连接在同相的所述第二存储节点和所述第四存储节点之间，使所述第二存储节点和所述第四存储节点形成源极跟随关系；共源连接的第七MOS晶体管的栅极和漏极连接在反相的所述第一存储节点和所述第四存储节点之间；共源连接的第八MOS晶体管的栅极和漏极连接在反相的所述第二存储节点和所述第三存储节点之间；所述第五MOS晶体管、所述第六MOS晶体管、所述第七MOS晶体管和所述第八MOS晶体管都为PMOS管。2.如权利要1所述的抗软错误的SRAM，其特征在于：所述SRAM存储单元还包括第一传输管、第二传输管、第三传输管和第四传输管；所述第一存储节点连接到所述第一传输管的输入端；所述第二存储节点连接到所述第二传输管的输入端；所述第三存储...

【专利技术属性】
技术研发人员：刘中阳，肖军，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：