用于NMOS接触电阻改善的卤素处理制造技术

本发明专利技术涉及一种用于NMOS接触电阻改善的卤素处理。本文公开的实施例包括具有包括阻挡层的源极/漏极互连的半导体器件。在实施例中，半导体器件包括源极区和漏极区。在实施例中，半导体沟道在源极区与漏极区之间，并且栅极电极在半导体沟道之上。在实施例中，半导体器件还包括至源极区和漏极区的互连。在实施例中，互连包括阻挡层、金属层和填充金属。金属层和填充金属。金属层和填充金属。

【技术实现步骤摘要】
用于NMOS接触电阻改善的卤素处理


[0001]本公开的实施例涉及半导体器件，并且更具体地涉及用于接触电阻改善的卤素处理和阻挡层。

技术介绍

[0002]在过去的几十年中，集成电路中特征的缩放一直是不断发展的半导体工业背后的驱动力。缩放到越来越小的特征使得能够在半导体芯片的有限的芯片面积上增加功能单元的密度。例如，缩小的晶体管尺寸允许在芯片上并入增大数量的存储器或逻辑器件，从而有助于制造具有增大的容量的产品。但是，对越来越大容量的驱动并非没有问题。优化每个器件的性能的必要性变得越来越重要。
[0003]晶体管的一个限制是互连与源极/漏极(S/D)区之间的界面处的接触电阻。在使用钛互连时，硅化钛的形成通过将费米能级钉扎在远离导带边缘处而增大接触电阻。另外，钛容易与氧发生反应。这可能导致接触界面处的氧污染，这也降低了接触电阻。
附图说明
[0004]图1是根据实施例的形成硅化钛的到源极/漏极(S/D)区的互连的横截面图。
[0005]图2是根据实施例的具有减小互连的接触电阻的阻挡层的互连的横截面图。
[0006]图3是根据实施例的描绘具有阻挡层的不同水平的卤素处理的各种互连的电阻的曲线图。
[0007]图4A是根据实施例的具有带有阻挡层的互连的三栅极晶体管的横截面图。
[0008]图4B是根据实施例的图4A中的三栅极晶体管沿线B
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B
’
的横截面图。
[0009]图5A是根据实施例的具有带有阻挡层的互连的全环栅(GAA)晶体管的横截面图。
[0010]图5B是根据实施例的图5A中的GAA晶体管沿线B
‑
B
’
的横截面图。
[0011]图6是根据实施例的具有带有阻挡层的互连的平面晶体管的横截面图。
[0012]图7示出了根据本公开的实施例的一种实施方式的计算设备。
[0013]图8是实施本公开的一个或多个实施例的内插件。
具体实施方式
[0014]根据各种实施例，本文描述了用于接触电阻改善的卤素处理和阻挡层。在下面的描述中，将使用本领域技术人员通常采用的术语来描述说明性实施方式的各个方面，以向本领域其他技术人员传达其工作的实质。然而，对于本领域技术人员将显而易见的是，可以仅利用所描述的方面中的一些方面来实践本专利技术。为了解释的目的，阐述了具体的数字、材料和构造以便提供对说明性实施方式的透彻理解。然而，对于本领域技术人员显而易见的是，可以在没有具体细节的情况下实践本专利技术。在其他实例中，省略或简化了公知的特征，以免使说明性实施方式难以理解。
[0015]将以对理解本专利技术最有帮助的方式将各种操作依次描述为多个分立的操作，然
而，描述的顺序不应被解释为暗示这些操作必定是顺序相关的。特别地，这些操作不需要按照呈现的顺序执行。
[0016]如上所述，互连与源极/漏极(S/D)区之间的接触电阻是晶体管器件缩放的限制因素。特别是，现有的互连架构易受硅化钛的形成和界面处的氧的存在的影响。硅化钛通过将费米能级钉扎在远离导带边缘处而增大接触电阻，并且接触界面处的氧污染也降低了接触电阻。
[0017]图1中示出了具有这种互连的器件100的示例。在图1中，通过穿过绝缘层106的多层互连110接触S/D区105。S/D区105可以是半导体材料，例如硅。多层互连110可以包括第一层111、第二层112和填充层113。第一层111可以包括钛，并且第二层112可以包括钛和氮(例如，TiN)。填充层113可以包括钨等。由于存在与硅接触的钛，因此硅化钛107可以形成。硅化钛107增大了互连的接触电阻。另外，由于钛容易与氧发生反应，所以在界面处也可能存在氧。
[0018]因此，本文公开的实施例包括还包括阻挡层的互连。阻挡层可以具有小的厚度(例如，大约1nm或更小)。小的厚度可以防止阻挡层设置互连的功函数。在特定实施例中，阻挡层包括钛、铝和碳(例如，TiAlC)。尽管钛可以存在于阻挡层中，但是当阻挡层组合物与S/D区的硅接触时，阻挡层组合物自身不利于硅化钛的形成。
[0019]此外，本文公开的实施例可以包括对阻挡层的卤素处理。相对于硅化物的钛
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硅键的创建，卤素处理(例如，使用氟)有利地驱动钛
‑
氟键的形成。除了减小钛
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硅键的浓度外，使用氟处理还可以减小界面处的氧的存在。这是因为氟可以蚀刻掉界面处的氧污染。
[0020]现在参考图2，示出了根据实施例的具有互连210的器件200的横截面图。在实施例中，器件200可以包括S/D区205。S/D区205可以是半导体材料。在特定实施例中，S/D区205可以是高掺杂的外延生长的硅。绝缘层206可以设置在S/D区205之上。在实施例中，沟槽220穿过绝缘层206。沟槽220的部分221可以继续进入S/D区205的顶表面。在实施例中，沟槽220和部分221的侧壁可以具有锥形轮廓。
[0021]在实施例中，互连210设置在沟槽220和S/D区205内的部分221中。互连210可以包括阻挡层215。阻挡层215可以具有厚度T。在特定实施例中，厚度T可以约为1nm或更小。减小阻挡层215的厚度T提供了对互连210的功函数的最小影响，并且不会显著增大互连210的接触电阻。
[0022]在实施例中，阻挡层215可以包括钛的合金。在特定实施例中，阻挡层215包括钛、铝和碳。例如，阻挡层215包括TiAlC。在实施例中，阻挡层215使用共形沉积工艺设置在沟槽220和部分221中。例如，共形沉积工艺可以包括原子层沉积(ALD)。使用共形沉积工艺导致阻挡层215衬在沟槽220和S/D区205内的部分221的表面上。在实施例中，阻挡层215可以具有基本上“U形”的横截面。如本文所使用的，“U形”可以指包括底部部分、并且具有在底部部分的相对端从底部部分向上的延伸部的形状。例如，阻挡层的底部部分在部分221的底部与S/D区205直接接触，并且从底部部分向上的延伸部可以衬在部分221和沟槽220的侧壁上。
[0023]在实施例中，阻挡层215可以经受卤素处理。例如，阻挡层215可以暴露于卤素，例如但不限于氟。卤素处理可以包括在升高的温度下将阻挡层215暴露于卤素气体。在一些实施例中，卤素处理还可以包括使用卤素源气体的等离子体处理。等离子体处理的使用允许卤素在低温下集成到阻挡层215中。卤素处理的使用可能导致钛
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卤素键(例如，钛
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氟键)的
形成。相对于形成钛
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硅键，使用卤素处理导致有利地形成钛
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卤素键。这样，本文公开的实施例可以包括在阻挡层215与S/D区205之间的界面，该界面基本上没有增大互连210的接触电阻的钛
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硅键(例如，硅化钛)。
[0024]在实施例中，可以在阻挡层215的组合物中检测到卤素的存在。例如，跨阻挡层的二次离子质谱(SIMS)扫描可本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：源极区；漏极区；在所述源极区与所述漏极区之间的半导体沟道；在所述半导体沟道之上的栅极电极；以及至所述源极区和所述漏极区的互连，其中，所述互连包括：阻挡层；金属层；以及填充金属。2.根据权利要求1所述的半导体器件，其中，所述阻挡层具有近似1nm或更小的厚度。3.根据权利要求1或2所述的半导体器件，其中，所述阻挡层包括钛、铝和碳。4.根据权利要求1或2所述的半导体器件，其中，所述阻挡层还包括卤素。5.根据权利要求4所述的半导体器件，其中，所述卤素是氟。6.根据权利要求5所述的半导体器件，其中，所述氟键合至所述钛。7.根据权利要求1或2所述的半导体器件，其中，在所述阻挡层与所述源极区或所述漏极区之间的界面基本上没有硅化钛。8.根据权利要求1或2所述的半导体器件，其中，所述互连凹陷到所述源极区和所述漏极区中。9.根据权利要求1或2所述的半导体器件，其中，所述阻挡层具有U形横截面。10.根据权利要求9所述的半导体器件，其中，所述金属层和所述填充金属在所述U形横截面的侧壁内。11.根据权利要求1或2所述的半导体器件，其中，所述半导体器件是三栅极晶体管器件。12.根据权利要求1或2所述的半导体器件，其中，所述半导体器件是全环栅(GAA)晶体管器件。13.根据权利要求1或2所述...

【专利技术属性】
技术研发人员：S，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：