存储器件及其擦除和验证方法技术

一种存储器件包括控制电路和多个存储块。多个存储块的选定的存储块包括顶部选择栅、底部选择栅、多条字线、公共源极线和P阱。控制电路执行擦除和验证方法，其中该擦除和验证方法包括：在擦除阶段期间擦除选定的存储块；以及在验证阶段期间在顶部选择栅导通之前的维持周期期间维持底部选择栅导通。周期期间维持底部选择栅导通。周期期间维持底部选择栅导通。

【技术实现步骤摘要】
存储器件及其擦除和验证方法
[0001]本申请是申请日为2020年4月28日、申请号为202080000933.4、专利技术名称为“存储器件及其擦除和验证方法”的专利技术专利申请的分案申请。


[0002]本专利技术涉及存储器件及其擦除和验证方法，并且更具体而言，涉及能够增加沟道放电时间以避免虚假错误验证的存储器件及其擦除和验证方法。

技术介绍

[0003]半导体存储器广泛应用于各种电子装置中，例如蜂窝电话、数码相机、个人数字助理、医疗电子装置、移动计算装置和非移动计算装置中。非易失性存储器允许信息被存储和保存。非易失性存储器的示例包括闪存存储器(例如，NAND型和NOR型闪存存储器)和电可擦可编程只读存储器(电可擦可编程只读存储器，EEPROM)。
[0004]近来，已经提出了使用三维(3D)堆叠存储器结构的超高密度存储器件，有时被称为位成本可缩放(BiCS)架构。例如，3D NAND堆叠闪存存储器件可以由交替的导电层和电介质层的阵列形成。在层中钻出存储孔以同时限定很多存储层。然后通过用适当的材料填充存储孔来形成NAND串。存储单元的控制栅由导电层提供。
[0005]每个平面NAND存储器由通过多条字线和位线连接的存储单元阵列构成。数据被逐页地编程到平面NAND存储器中或从平面NAND存储器读出，并被逐块地从平面NAND存储器擦除，即，块是常规的擦除操作的单位，并且页是常规的编程操作的单位。
[0006]对于现有的三维(3D)NAND闪存结构，在擦除阶段之后，需要验证阶段来验证擦除是否成功。然而，在3D NAND闪存中，在验证阶段中可能发生虚假错误。

技术实现思路

[0007]因此，本专利技术的目标是提供一种能够增加沟道放电时间以避免虚假错误验证的存储器件及其擦除和验证方法。
[0008]本专利技术公开了一种存储器件。该存储器件包括控制电路和多个存储块。多个存储块中的选定的存储块包括顶部选择栅、底部选择栅、多条字线、公共源极线和P阱。控制电路执行擦除和验证方法，其中，该擦除和验证方法包括：在擦除阶段期间擦除选定的存储块；以及在验证阶段期间，在顶部选择栅导通之前的维持周期期间维持底部选择栅导通。
[0009]本专利技术公开了一种用于存储器件的擦除和验证方法，其中，所述存储器件的多个存储块中的选定的存储块包括顶部选择栅、底部选择栅、多条字线、公共源极线和P阱。该擦除和验证方法包括：在擦除阶段期间擦除选定的存储块；以及在验证阶段期间，在顶部选择栅导通之前的维持周期期间维持底部选择栅导通。
[0010]在阅读以下各附图和视图所示的优选实施例的具体实施方式之后，本领域的普通技术人员毫无疑问将明了本专利技术的这些和其他目标。
附图说明
[0011]图1是示出了根据本专利技术实施例的一个NAND串的顶视图。
[0012]图2是示出了根据本专利技术实施例的一个NAND串的等效电路的图示。
[0013]图3是示出了根据本专利技术实施例的存储器件的示例性结构的图示。
[0014]图4是常规的擦除和验证过程的时序图。
[0015]图5A是根据本专利技术实施例的擦除和验证过程的时序图。
[0016]图5B是常规的擦除和验证过程和根据本专利技术实施例的擦除和验证过程的沟道电势的示意图。
[0017]图6A和图6B是根据本专利技术其他实施例的擦除和验证过程的时序图。
[0018]图7是根据本专利技术实施例的擦除和验证过程的示意图。
具体实施方式
[0019]在以下具体实施方式中，参考了附图，附图通过说明的方式示出了在其中可以实施本专利技术的具体实施例。充分详细地描述了这些实施例，以使本领域技术人员能够实践本专利技术。应当理解，本专利技术的各实施例尽管不同，但未必是相互排斥的。例如，本文结合一个实施例描述的特定特征、结构或特性可以在其他实施例中实施而不脱离本专利技术的精神和范围。另外，应当理解，每个所公开的实施例中的各个元件的位置或布置可以被修改而不脱离本专利技术的精神和范围。因此，以下具体实施方式不应当以限制性意义来理解，并且本专利技术的范围仅受所附权利要求(适当地解释)连同权利要求有权支配的等价物的完整范围的限定。在附图中，类似的数字在所有几幅图中是指相同或相似的功能。
[0020]在以下说明书和权利要求中，术语“包括”是以开放的方式使用的，因此应当被解释为表示“包括，但不限于”。而且，术语“耦合”意在表示间接或直接的电连接。因此，如果一个器件电连接到另一个器件，该连接可以是通过直接的电连接，或者是通过经由其他器件和连接的间接的电连接。“大致”表示在可接受的误差预算之内，本领域的技术人员能够在特定的误差预算之内解决技术问题并基本实现技术效果。
[0021]图1是示出了根据本专利技术实施例的NAND串的顶视图。图2是示出了其等效电路的图示。在使用NAND结构的闪存存储器系统中，多个晶体管被串联布置并且被夹置于两个选择栅之间，被称为NAND串。图1和图2中绘示的NAND串包括串联耦合并且被夹置于顶部选择栅SG_T、底部选择栅SG_B(在源极侧)和衬底Sub之间的四个晶体管101～104，其中衬底Sub包括P阱。顶部选择栅SG_T被布置为用于经由位线触点将NAND串连接到位线，并且可以通过向选择栅线SGTL施加适当的电压来控制顶部选择栅SG_T。底部选择栅SG_B被布置为用于将NAND串连接到公共源极线CSL，并且可以通过向选择栅线SGBL施加适当的电压来控制底部选择栅SG_B。公共源极线CSL穿过堆叠结构。晶体管101～104中的每个包括控制栅和浮置栅。例如，晶体管101包括控制栅CG1和浮置栅FG1，晶体管102包括控制栅CG2和浮置栅FG2，晶体管103包括控制栅CG3和浮置栅FG3，并且晶体管104包括控制栅CG4和浮置栅FG4。控制栅CG1连接到字线WL1，控制栅CG2连接到字线WL2，控制栅CG3连接到字线WL3，并且控制栅CG4连接到字线WL4。
[0022]出于说明性目的，图1和图2在NAND串中示出了四个存储单元。在其他实施例中，NAND串可以包括8个存储单元、16个存储单元、32个存储单元、64个存储单元、128个存储单
元等。然而，NAND串中的存储单元的数量不限制本专利技术的范围。
[0023]用于使用NAND结构的闪存存储器系统的典型架构包括几个NAND串。每个NAND串通过由选择线SGBL控制的其底部选择栅SG_B连接到公共源极线CSL，并通过由选择线SGTL控制的其顶部选择栅SG_T连接到其相关联的位线。每条位线和经由位线触点连接到该位线的相应的(一个或多个)NAND串包括存储单元阵列的列。位线是与多个NAND串共享的。典型地，位线在垂直于字线的方向上在NAND串顶部上延伸，并且位线连接到一个或多个感测放大器。
[0024]图3是示出了根据本专利技术实施例的存储器件30的示例性结构的图示。存储器件30包括存储器阵列302和控制电路304。控制电路304被用于对存储器阵列302执行读取、写入、擦除和验证操作，并且控制电路304可以包括字线本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器件，包括：存储串，其包括顶部选择栅、字线、底部选择栅以及P阱；以及控制电路，其耦合到所述存储串并被配置为，在擦除操作中：对所述P阱施加擦除电压；在对所述P阱施加擦除电压之后，对所述字线中的选定字线施加验证电压；以及在对所述P阱施加擦除电压之后并且在对所述选定字线施加验证电压之前，对所述底部选择栅施加导通电压。2.根据权利要求1所述的存储器件，其中，所述控制电路进一步被配置为：在对所述选定字线施加验证电压之后，对所述顶部选择栅施加导通电压；以及对所述底部选择栅施加所述导通电压并至少维持到对所述顶部选择栅施加导通电压为止。3.根据权利要求1所述的存储器件，其中，所述控制电路进一步被配置为：在对所述底部选择栅施加所述导通电压之前，浮置所述底部选择栅；以及当在所述底部选择栅上的浮置电压下降到所述导通电压时，开始对所述底部选择栅施加所述导通电压。4.根据权利要求1所述的存储器件，其中，所述底部选择栅被所述导通电压所导通。5.根据权利要求1所述的存储器件，其中，所述控制电路进一步被配置为：在所述P阱上的电压从所述擦除电压降低到零之前，开始对所述底部选择栅施加所述导通电压。6.根据权利要求1所述的存储器件，其中，所述导通电压高于所述验证电压。7.根据权利要求1所述的存储器件，其中，所述导通电压是6.5V。8.根据权利要求1所述的存储器件，其中，所述控制电路进一步被配置为：在对所述P阱施加所述擦除电压时，将所述选定字线接地。9.根据权利要求8所述的存储器件，其中，所述控制电路进一步被配置为：在将所述选定字...

【专利技术属性】
技术研发人员：李楷威，贾建权，刘红涛，张安，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：