双模锁相环电路、振荡电路及振荡电路的控制方法技术

本申请公开了一种锁相环电路、振荡电路和振荡电路的控制方法。所述锁相环电路包括鉴频鉴相电路、数字代码产生电路、分频器及振荡电路。所述鉴频鉴相电路用以检测参考时钟与反馈时钟之间的相位及频率差，以产生第一控制信号与第二控制信号。所述数字代码产生电路用以处理所述第二控制信号以产生数字代码。所述分频器用以接收输出时钟以产生所述反馈时钟。所述振荡电路用以根据所述第一控制信号与所述数字代码产生所述输出时钟。所述输出时钟的频率是根据不同类型的第一控制参数与第二控制参数决定。所述第一控制参数与所述第二控制参数分别响应所述第一控制信号与所述数字代码来调整。所述锁相环电路能夠实现双模锁相环电路、节省面积及降低成本。节省面积及降低成本。节省面积及降低成本。

【技术实现步骤摘要】
双模锁相环电路、振荡电路及振荡电路的控制方法


[0001]本申请涉及锁相环，尤其涉及一种包括采用混合式控制方案的振荡电路的锁相环电路，及其相关的振荡电路和振荡电路的控制方法。

技术介绍

[0002]锁相环(phase
‑
locked loop，PLL)在通信系统中广为使用，以进行时钟同步(clock synchronization)、频率解调(frequency demodulation)、频率合成(frequency synthesis)以及时钟数据恢复(clock and data recovery，CDR)。此外，几乎所有的高速混合信号系统级芯片(system
‑
on
‑
chip，SoC)均设置了锁相环。针对不同的应用，已开发出不同种类的锁相环。例如，由于具备了锁定速度快及功耗低的特点，基于无线收发器的数字锁相环广泛使用于人工智能(artificial intelligence)、物联网(Internet of Things，IoT)及其他计算密集型(computationally
‑
intensive)的应用。

技术实现思路

[0003]本申请的实施例公开了一种锁相环电路，其包括了采用混合式控制方案的振荡电路。本申请的实施例还公开了相关的振荡电路，以及振荡电路的控制方法。
[0004]本申请的某些实施例公开了一种锁相环电路。所述锁相环电路包括鉴频鉴相电路、数字代码产生电路、分频器和振荡电路。所述鉴频鉴相电路用以检测参考时钟与反馈时钟之间的相位及频率差，以产生第一控制信号与第二控制信号。所述数字代码产生电路耦接于所述鉴频鉴相电路，用以处理所述第二控制信号以产生第一数字代码。所述分频器耦接于所述鉴频鉴相电路，用以接收输出时钟以产生所述反馈时钟。所述振荡电路耦接于所述鉴频鉴相电路、所述数字代码产生电路与所述分频器，用以根据所述第一控制信号与所述第一数字代码产生所述输出时钟。所述输出时钟的频率是根据所述振荡电路的第一控制参数与第二控制参数来决定。所述第一控制参数与所述第二控制参数是不同类型的参数，并分别响应所述第一控制信号与所述第一数字代码来调整。
[0005]本申请的某些实施例公开了一种振荡电路。所述振荡电路包括电流产生电路以及信号产生电路。所述电流产生电路用以根据控制信号产生电流输入。所述信号产生电路耦接于所述电流产生电路，用以根据数字代码启用多个信号传输路径其中的一个信号传输路径，并允许所述电流输入流过所述信号传输路径以产生输出时钟。所述输出时钟的频率是根据所述电流输入与所述信号传输路径的电特性来调整。
[0006]本申请的某些实施例公开了一种振荡电路的控制方法。所述控制方法包括：检测参考时钟与反馈时钟之间的相位及频率差，以产生第一控制信号与第二控制信号；处理所述第二控制信号以产生数字代码；将所述第一控制信号施加于所述振荡电路以调整所述振荡电路的电流输入；将所述数字代码施加于所述振荡电路以允许所述电流输入流过信号传输路径，并据以产生输出时钟，其中所述输出时钟的频率是根据所述电流输入与所述信号传输路径的电特性来调整；以及对所述输出时钟进行分频以产生所述反馈时钟。
[0007]通过本申请所公开的锁相环控制方案，锁相环电路可利用混合式控制振荡器以及混合式鉴频鉴相电路，以在相位锁定操作期间实现低功耗的特性。此外/或是，锁相环电路可实现自激数控振荡器，其具有高度的电压与温度偏差的抗扰性。因此，本申请所公开的锁相环控制方案可实现双模锁相环电路，从而节省电路面积及降低生产成本。
附图说明
[0008]图1是根据本申请某些实施例的示例性的锁相环电路的方框示意图。
[0009]图2是根据本申请某些实施例的图1所示的鉴频鉴相电路的实施方式的示意图。
[0010]图3A与图3B是根据本申请某些实施例的图2所示的鉴频鉴相电路的实施方式的示意图。
[0011]图4是根据本申请某些实施例的图1所示的鉴频鉴相电路的另一实施方式的示意图。
[0012]图5是根据本申请某些实施例的图4所示的鉴频鉴相电路的实施方式的示意图。
[0013]图6是根据本申请某些实施例的图1所示的振荡电路的实施方式的示意图。
[0014]图7是根据本申请某些实施例的图6所示的振荡电路的实施方式的示意图。
[0015]图8是根据本申请某些实施例的图6所示的振荡电路的另一实施方式的示意图。
[0016]图9是根据本申请某些实施例的图6所示的振荡电路的另一实施方式的示意图。
[0017]图10是根据本申请某些实施例的示例性的锁相环电路的方框示意图。
[0018]图11是根据本申请某些实施例的一振荡电路的控制方法的流程图。
具体实施方式
[0019]以下披露内容公开了多种实施方式或例示，其能用以实现本申请内容的不同特征。下文所述的参数值、组件与配置的具体例子用以简化本申请内容。当可想见，这些叙述仅为例示，其本意并非用于限制本申请内容。举例来说，本申请内容可能会在实施例中重复使用组件符号和/或标号。此种重复使用乃是基于简洁与清楚的目的，且其本身不代表所讨论的不同实施例和/或组态之间的关系。
[0020]此外，当可理解，若将一元件描述为与另一元件“连接(connected to)”或“耦接(coupled to)”，则两者可直接连接或耦接，或两者间可能出现其他中间(intervening)元件。
[0021]图1是根据本申请某些实施例的示例性的锁相环电路的方框示意图。锁相环电路100包括(但不限于)一鉴频鉴相电路(phase frequency detector circuit，PFD circuit)110、一数字代码产生电路120、一分频器130以及一振荡电路140。于此实施例中，锁相环电路100可操作在不同的模式。例如，锁相环电路100可操作在锁相环模式。在此锁相环模式中，一输出时钟CK
OUT
可根据一参考时钟CK
REF
来锁定。又例如，锁相环电路100可操作在振荡器模式，以实现用于产生输出时钟CK
OUT
的自激振荡器(free
‑
running oscillator)。
[0022]鉴频鉴相电路110用以检测参考时钟CK
REF
与一反馈时钟CK
FB
之间的相位及频率差，以产生多个控制信号CS
P
与CS
I
。多个控制信号CS
P
与CS
I
可用于输出时钟CK
OUT
的不同调整方式。举例来说(但本申请不限于此)，可根据控制信号CS
P
以模拟/连续的方式来调整输出时钟CK
OUT
的相位和/或频率，而可根据控制信号CS
I
以数字/离散的方式来调整输出时钟CK
OUT
oscillator)，其输出时本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种锁相环电路，其特征在于，包括：鉴频鉴相电路，用以检测参考时钟与反馈时钟之间的相位及频率差，以产生第一控制信号与第二控制信号；数字代码产生电路，耦接于所述鉴频鉴相电路，用以处理所述第二控制信号以产生第一数字代码；分频器，耦接于所述鉴频鉴相电路，用以接收输出时钟以产生所述反馈时钟；以及振荡电路，耦接于所述鉴频鉴相电路、所述数字代码产生电路与所述分频器，用以根据所述第一控制信号与所述第一数字代码产生所述输出时钟，其中所述输出时钟的频率是根据所述振荡电路的第一控制参数与第二控制参数来决定；所述第一控制参数与所述第二控制参数是不同类型的参数，并分别响应所述第一控制信号与所述第一数字代码来调整。2.如权利要求1所述的锁相环电路，其特征在于，所述振荡电路包括：电流产生电路，用以根据所述第一控制信号产生电流输入，其中所述第一控制参数是所述电流输入；以及信号产生电路，耦接于所述电流产生电路，用以根据所述第一数字代码启用信号传输路径，并允许所述电流输入流过所述信号传输路径以产生所述输出时钟。3.如权利要求2所述的锁相环电路，其特征在于，所述第一控制信号包括一组误差信号，所述一组误差信号指示出所述参考时钟与所述反馈时钟之间的相位差，并包括向上信号与向下信号；所述电流产生电路包括：第一电流源，用以提供所述电流输入包括的第一电流；第二电流源，根据所述向下信号选择性地耦接于所述信号产生电路，其中当所述第二电流源耦接于所述信号产生电路时，所述第二电流源用以将所述电流输入包括的第二电流提供给所述信号产生电路；以及第三电流源，根据所述向上信号选择性地耦接于所述信号产生电路，其中当所述第三电流源耦接于所述信号产生电路时，所述第三电流源用以将所述电流输入包括的第三电流提供给所述信号产生电路；所述第二电流与所述第三电流具有相同的电流电平。4.如权利要求2所述的锁相环电路，其特征在于，所述信号产生电路包括：电容电路，具有交替地耦接于所述电流产生电路的第一输入端与第二输入端，用以根据所述第一数字代码提供所述信号传输路径，其中所述第二控制参数是所述信号传输路径的电容，且所述电容是根据所述第一数字代码来决定；以及比较电路，接于所述第一输入端与所述第二输入端，用以根据所述第一输入端的信号电平与所述第二输入端的信号电平产生所述输出时钟。5.如权利要求4所述的锁相环电路，其特征在于，所述电容电路包括：M个第一电容器，其中每一第一电容器的第一连接端选择性地通过所述第一输入端耦接于所述电流产生电路，M是大于1的整数；第一开关电路，用以根据所述第一数字代码选择性地将参考电压耦接于所述M个第一电容器的M个第二连接端，其中通过所述第一开关电路耦接于所述参考电压的第二连接端的个数是根据所述第一数字代码的代码值来决定；M个第二电容器，其中每一第二电容器的第一连接端选择性地通过所述第二输入端耦接于所述电流产生电路；以及
第二开关电路，用以根据所述第一数字代码选择性地将所述参考电压耦接于所述M个第二电容器的M个第二连接端，其中通过所述第二开关电路耦接于所述参考电压的第二连接端的个数是根据所述第一数字代码的代码值来决定。6.如权利要求5所述的锁相环电路，其特征在于，所述第一开关电路与所述第二开关电路均包括：M个开关，分别由所述第一数字代码的M个位所控制，其中所述M个开关中的每一开关根据所述M个位中相应的一个位选择性地耦接于所述参考电压与相应的第二连接端之间。7.如权利要求2所述的锁相环电路，其特征在于，所述信号产生电路包括由所述电流输入所供电的延迟链；所述延迟链用以根据所述第一数字代码提供所述信号传输路径，并根据所述电流输入与所述信号传输路径的传输延迟来产生所述输出时钟；所述第二控制参数为所述传输延迟，且所述传输延迟根据所述第一数字代码来决定。8.如权利要求7所述的锁相环电路，其特征在于，所述延迟链包括彼此串接的M个延迟级，且所述M个延迟级分别由所述第一数字代码的M个位来控制，以提供所述信号传输路径；每一延迟级包括：反相器，由所述电流输入所供电，其中所述反相器的输入作为所述延迟级的输入，所述反相器的输出作为所述延迟级的输出；电容器，其中所述电容器的第一连接端耦接于所述反相器的输出；以及开关，根据所述M个位中相应的一个位选择性地耦接于所述电容器的第二连接端与参考电压之间。9.如权利要求7所述的锁相环电路，其特征在于，所述延迟链包括：第一与非门，用以接收输入信号与第一启用信号以产生中继信号；K个第二与非门，彼此级联连接以接收所述中继信号，其中所述K个第二与非门分别由K个第二启用信号所启用，K是正整数；以及多路复用器，耦接于所述第一与非门与所述K个第二与非门，用以根据所述第一数字代码选择所述K个第二与非门的K个输出信号其中的一个输出信号，以启用所述信号传输路径，并输出所选择的所述输出信号以提供所述输入信号，其中所述输入信号作为所述输出时钟。10.如权利要求9所述的锁相环电路，其特征在于，还包括：控制电路，耦接于所述K个第二与非门，用以根据所述第一数字代码产...

【专利技术属性】
技术研发人员：章晋祥，简佑勋，
申请(专利权)人：円星科技股份有限公司，
类型：发明
国别省市：