本发明专利技术提供一种栅控二极管整流器，包括金属化阴极，重掺杂第一导电类型衬底层，第一导电类型漂移层，P型基区，N+源区和栅极结构；所述栅极结构为平面栅结构，包括栅氧化层，多晶硅层和金属化阳极，其中，栅氧化层覆盖于第一导电类型漂移层之上，其在横向上覆盖了MCR器件的沟道区与部分N+源区上表面，多晶硅层覆盖于栅氧化层之上，金属化阳极覆盖于多晶硅层与第一导电类型漂移层之上；金属化阳极与P型基区接触形成肖特基接触区，本发明专利技术通过阳极金属与P型基区的特殊接触，增加了PN结的导通压降，使得器件导通时工作在单极模式，降低了器件的反向恢复时间和电荷，减小了系统的开关损耗。减小了系统的开关损耗。减小了系统的开关损耗。
【技术实现步骤摘要】
栅控二极管整流器
[0001]本专利技术涉及一种功率半导体器件，特别是涉及一种栅控二极管整流器（MCR）。
技术介绍
[0002]栅控二极管整流器（MOS Controlled Rectifier, MCR）相比于PIN二极管具有更小的导通压降和反向恢复时间，相比于肖特基二极管具有更小的漏电流，相比于快恢复二极管具有更小的导通压降，在电力电子系统中是一种综合性能很强的二极管。栅控二极管整流器的工作原理可以看作是将VDMOS器件的栅极与源极短接作为二极管的阳极，器件的阴极相对于阳极加正电压，器件进入耐压状态，由于P型基区的存在可以降低器件的漏电流。当MCR的阳极相对于阴极加一定的正向电压，多晶硅下的P型基区反型为N沟道，器件导通，此时器件工作在单极模式；当阳极相对于阴极加的电压超过了PN结二极管的导通压降，PN结二极管导通，器件工作在双极模式，此时二极管的反向恢复时间和反向恢复电荷相比于单极模式更高。为了使器件工作于单极模式，降低二极管的反向恢复时间，设计了一种低反向恢复时间的栅控二极管，该器件通过提高PN结的导通压降，使器件正向导通时工作在单极模式，使得其开关损耗更小。
技术实现思路
[0003]本专利技术公开了一种低反向恢复时间的栅控二极管器件，通过在阳极金属和P型基区之间形成一个高势垒区域，增加了PN结二极管的导通压降，使器件正向导通时只通过MOS沟道导通，如图1所示，降低了器件的反向恢复时间，使得器件在正向导通压降和反向恢复时间之间有更好的折衷。
[0004]本专利技术提供的第一种栅控二极管整流器技术方案如下：一种栅控二极管整流器，包括金属化阴极1，重掺杂第一导电类型衬底层2，第一导电类型漂移层3，P型基区4，N+源区5和栅极结构；所述重掺杂第一导电类型衬底层2覆盖于金属化阴极1之上；所述第一导电类型漂移层3覆盖于重掺杂第一导电类型衬底层2之上；所述P型基区4通过离子注入形成于第一导电类型漂移层3之上的部分表面，P型基区4之间的第一导电类型漂移层3为JFET区；所述N+源区5通过离子注入形成于P型基区4内部上方；N+源区5靠近JFET一侧的边界与P型基区4靠近JFET一侧的边界的距离为MCR器件的沟道区；所述栅极结构为平面栅结构，包括栅氧化层6、多晶硅层7和金属化阳极8，其中，栅氧化层6覆盖于第一导电类型漂移层3之上，其在横向上覆盖了MCR器件的沟道区与部分N+源区5上表面，多晶硅层7覆盖于栅氧化层6之上，所述金属化阳极8覆盖于多晶硅层7与第一导电类型漂移层3之上；金属化阳极8与P型基区4接触形成肖特基接触区9。
[0005]作为优选方式，金属化阳极8为槽型源极，槽型源极通过刻蚀第一导电类型漂移层
3中的部分N+源区5和部分P型基区4形成，阳极金属填充于槽型源中。
[0006]作为优选方式，肖特基接触区9通过调整P型基区掺杂浓度实现。
[0007]作为优选方式，肖特基接触区9通过在P型基区表面进行反掺杂N型杂质实现。
[0008]作为优选方式，重掺杂第一导电类型衬底层2的掺杂浓度大于1e18cm
‑3。
[0009]本专利技术提供的第二种栅控二极管整流器，包括金属化阴极1，重掺杂第一导电类型衬底层2，第一导电类型漂移层3，P型基区4，N+源区5和栅极结构；所述重掺杂第一导电类型衬底层2覆盖于金属化阴极1之上；所述第一导电类型漂移层3覆盖于重掺杂第一导电类型衬底层2之上；所述P型基区4通过离子注入形成于第一导电类型漂移层3之上的部分表面，所述N+源区5通过离子注入形成于P型基区4内部上方；栅极结构是沟槽栅结构， N+源区5沿注入方向的结深到同方向P型基区4结深的距离为MCR器件的沟道区；所述栅极结构包含栅氧化层6，多晶硅层7和金属化阳极8，其中，栅氧化层6和多晶硅层7依次形成于第一导电类型漂移层3上方区域体内，其在离子注入方向上覆盖了MCR器件的沟道区；所述金属化阳极8覆盖于P型基区4、栅极结构及N+源区5之上，金属化阳极8与P型基区4接触形成肖特基接触区9；本专利技术的技术效果为：通过阳极金属与P型基区的特殊接触，增加了PN结的导通压降，使得器件导通时工作在单极模式，降低了器件的反向恢复时间和电荷，减小了系统的开关损耗。
附图说明
[0010]图1 为现有的栅控二极管整流器导通时电流路径示意图；a.单极导通示意图，b.双极导通示意图。
[0011]图2 为本专利技术实施例1平面栅控二极管整流器示意图；图3 为本专利技术实施例2具有源极沟槽的平面栅控二极管整流器示意图；图4 为本专利技术实施例3具有源极沟槽的槽型栅控二极管整流器示意图；1为金属化阴极，2为重掺杂第一导电类型衬底层，3为第一导电类型漂移层，4为P型基区，5为N+源区，6为栅氧化层，7为多晶硅层，8为金属化阳极，9为肖特基接触区。
具体实施方式
[0012]以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。
[0013]实施例1：如图2所示，一种平面栅控二极管整流器，包括金属化阴极1，重掺杂第一导电类型衬底层2，第一导电类型漂移层3，P型基区4，N+源区5和栅极结构；所述重掺杂第一导电类型衬底层2覆盖于金属化阴极1之上；重掺杂第一导电类型衬底层2的掺杂浓度大于1e18cm
‑3。
[0014]所述第一导电类型漂移层3覆盖于重掺杂第一导电类型衬底层2之上；所述P型基区4通过离子注入形成于第一导电类型漂移层3之上的部分表面，P型基区4之间的第一导电类型漂移层3为JFET区；所述N+源区5通过离子注入形成于P型基区4内部上方；N+源区5靠近JFET一侧的边界与P型基区4靠近JFET一侧的边界的距离为MCR器件的沟道区；所述栅极结构为平面栅结构，包括栅氧化层6，多晶硅层7和金属化阳极8，其中，栅氧化层6覆盖于第一导电类型漂移层3之上，其在横向上覆盖了MCR器件的沟道区与部分N+源区5上表面，多晶硅层7覆盖于栅氧化层6之上，所述金属化阳极8覆盖于多晶硅层7与第一导电类型漂移层3之上；金属化阳极8与P型基区4接触形成肖特基接触区9，此例中，肖特基接触区9可以通过调整P型基区掺杂浓度或者在P型基区表面反掺杂N型杂质实现实施例2：如图3所示，一种具有源极沟槽的平面栅控二极管整流器。 与实施例1的区别在于，金属化阳极8为槽型源极，槽型源极通过刻蚀第一导电类型漂移层3中的部分N+源区5和部分P型基区4形成，阳极金属填充于槽型源中。此例中，肖特基接触区9可以通过调整P型基区掺杂浓度或者在P型基区表面反掺杂N型杂质实现。
[0015]实施例3：如图4所示，一种具有源极沟槽的槽型栅控二极管整流器，包括：包括金属化阴极1，重掺杂第一导电类型衬底层2，第一导电类型漂移层3，P型基区4，N+源区5和栅极结构；所述重掺杂第一导电类型衬底层2覆盖于金属化阴极1之上；所述第一导电类型漂移层3覆盖本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种栅控二极管整流器，其特征在于：包括金属化阴极（1），重掺杂第一导电类型衬底层（2），第一导电类型漂移层（3），P型基区（4），N+源区（5）和栅极结构；所述重掺杂第一导电类型衬底层（2）覆盖于金属化阴极（1）之上；所述第一导电类型漂移层（3）覆盖于重掺杂第一导电类型衬底层（2）之上；所述P型基区（4）通过离子注入形成于第一导电类型漂移层（3）之上的部分表面，P型基区（4）之间的第一导电类型漂移层（3）为JFET区；所述N+源区（5）通过离子注入形成于P型基区（4）内部上方；N+源区（5）靠近JFET一侧的边界与P型基区（4）靠近JFET一侧的边界的距离为MCR器件的沟道区；所述栅极结构为平面栅结构，包括栅氧化层（6）、多晶硅层（7）和金属化阳极（8），其中，栅氧化层（6）覆盖于第一导电类型漂移层（3）之上，其在横向上覆盖了MCR器件的沟道区与部分N+源区（5）上表面，多晶硅层（7）覆盖于栅氧化层（6）之上，所述金属化阳极（8）覆盖于多晶硅层（7）与第一导电类型漂移层（3）之上；金属化阳极（8）与P型基区（4）接触形成肖特基接触区（9）。2.根据权利要求1所述的栅控二极管整流器，其特征在于：金属化阳极（8）为槽型源极，槽型源极通过刻蚀第一导电类型漂移层（3）中的部分N+源区（5）和部分P型基区（4）形成，阳极金属填充于槽型源中。3.根据权利要求1所述的栅控二极管...
【专利技术属性】
技术研发人员：廖天，高巍，顾航，戴茂州，
申请(专利权)人：成都蓉矽半导体有限公司，
类型：发明
国别省市：
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