移位寄存器单元电路及移位寄存器制造技术

本发明专利技术涉及移位寄存器技术领域，公开了一种移位寄存器单元电路及移位寄存器，包括：信号源、第一级反相器、第二级反相器、第三薄膜晶体管和第四薄膜晶体管，第一级反相器包括第一输入端、第二输入端和第一输出端，第二输入端连接第四薄膜晶体管的漏极，第一输出端连接第三薄膜晶体管的漏极，第二级反相器包括第三输入端、第四输入端和第二输出端，信号源分别连接第一输入端和第三输入端，第二输入端连接第四薄膜晶体管的漏极，第三薄膜晶体管的源极连接第四输入端，第四薄膜晶体管的源极连接第二输出端，第三薄膜晶体管和第四薄膜晶体管的底栅极外接时钟信号，移位寄存器单元电路之间采用级联方式连接构成移位寄存器，实现了移位寄存的效果。存的效果。存的效果。

【技术实现步骤摘要】
移位寄存器单元电路及移位寄存器


[0001]本专利技术涉及移位寄存器
，尤其涉及一种移位寄存器单元电路及移位寄存器。

技术介绍

[0002]在数字电路中，移位寄存器是一种在若干相同时间脉冲下工作的以触发器为基础的器件，数据以并行或串行的方式输入到移位寄存器中，按照每个时间脉冲依次向左或右移动一个比特，在输出端进行输出。
[0003]目前，主要采用两种方式制作移位寄存器，一种是利用硅基晶体管做的D触发器实现移位寄存器的功能，但该方式无法在玻璃或者柔性衬底上制备，且大面积制备成本高昂；另一种是利用铟镓锌氧薄膜晶体管实现移位寄存器的功能，该方式所用TFT(Thin Film Transistor，薄膜晶体管)数量多，占据面积大，且对工艺一致性要求高。

技术实现思路

[0004]本专利技术实施例提供一种移位寄存器单元电路及移位寄存器，提高电路集成度。
[0005]为了解决上述技术问题，本申请实施例提供一种移位寄存器单元电路，包括：信号源、第一级反相器、第二级反相器、第三薄膜晶体管和第四薄膜晶体管，所述第一级反相器和所述第二级反相器用于将所述信号源产生的信号进行反相处理，所述第三薄膜晶体管和所述第四薄膜晶体管用于传输信号，其中，
[0006]所述第一级反相器包括第一输入端、第二输入端和第一输出端，所述第二输入端连接所述第四薄膜晶体管的漏极，所述第一输出端连接所述第三薄膜晶体管的漏极；
[0007]所述第二级反相器包括第三输入端、第四输入端和第二输出端；
[0008]所述信号源分别连接所述第一输入端和所述第三输入端，所述第二输入端连接所述第四薄膜晶体管的漏极；
[0009]所述第三薄膜晶体管的源极连接所述第四输入端，所述第四薄膜晶体管的源极连接所述第二输出端，所述第三薄膜晶体管和所述第四薄膜晶体管的底栅极外接时钟信号。
[0010]为了解决上述技术问题，本申请实施例还提供一种移位寄存器，包括：至少两个移位寄存器单元电路，且所述移位寄存器单元电路之间采用级联方式连接，其中，前一级的移位寄存器单元电路的输出端连接后一级的移位寄存器单元电路的输入端，所述前一级的移位寄存器单元电路的周期时钟信号与所述后一级的移位寄存器单元电路的周期时钟信号存在时钟信号差，且所述前一级的移位寄存器单元电路的周期时钟信号与所述后一级的移位寄存器单元电路的周期时钟信号互为反相。
[0011]本专利技术实施例提供的一种移位寄存器单元电路及移位寄存器，其中，移位寄存器单元电路包括信号源、第一级反相器、第二级反相器、第三薄膜晶体管和第四薄膜晶体管，所述第一级反相器和所述第二级反相器用于将所述信号源产生的信号进行反相处理，所述第三薄膜晶体管和所述第四薄膜晶体管用于传输信号，其中，所述第一级反相器包括第一
输入端、第二输入端和第一输出端，所述第二输入端连接所述第四薄膜晶体管的漏极，所述第一输出端连接所述第三薄膜晶体管的漏极；所述第二级反相器包括第三输入端、第四输入端和第二输出端；所述信号源分别连接所述第一输入端和所述第三输入端，所述第二输入端连接所述第四薄膜晶体管的漏极；所述第三薄膜晶体管的源极连接所述第四输入端，所述第四薄膜晶体管的源极连接所述第二输出端，所述第三薄膜晶体管和所述第四薄膜晶体管的底栅极外接时钟信号，移位寄存器包括至少两个移位寄存器单元电路，且所述移位寄存器单元电路之间采用级联方式连接，其中，前一级的移位寄存器单元电路的输出端连接后一级的移位寄存器单元电路的输入端，所述前一级的移位寄存器单元电路的周期时钟信号与所述后一级的移位寄存器单元电路的周期时钟信号存在时钟信号差，且所述前一级的移位寄存器单元电路的周期时钟信号与所述后一级的移位寄存器单元电路的周期时钟信号互为反相，实现移位寄存器的功能，提高电路集成度。
附图说明
[0012]为了更清楚地说明本专利技术实施例的技术方案，下面将对本专利技术实施例的描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0013]图1是本申请一实施例中移位寄存器单元电路的电路结构示意图；
[0014]图2是本申请另一实施例中移位寄存器单元电路的电路结构示意图；
[0015]图3是本申请一实施例中移位寄存器的电路结构示意图；
[0016]图4是本申请另一实施例中移位寄存器的电路结构示意图；
[0017]图5是本申请一实施例中移位寄存器的仿真结果示意图；
[0018]图6是本申请另一实施例中移位寄存器的仿真结果示意图。
具体实施方式
[0019]为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
[0020]以下结合具体附图对本申请的实现进行详细的描述：
[0021]请参阅图1，如图1所示，本申请实施例提供的一种移动寄存器单元电路01，包括信号源10、第一级反相器11、第二级反相器12、第三薄膜晶体管13和第四薄膜晶体管14，所述第一级反相器11和所述第二级反相器12用于将所述信号源产生的信号进行反相处理，所述第三薄膜晶体管13和所述第四薄膜晶体管14用于传输信号，其中，
[0022]所述第一级反相器11包括第一输入端110、第二输入端111和第一输出端112，所述第二输入端111连接所述第四薄膜晶体管的漏极，所述第一输出端112连接所述第三薄膜晶体管13的漏极；
[0023]所述第二级反相器12包括第三输入端120、第四输入端121和第二输出端122；
[0024]所述信号源10分别连接所述第一输入端110和所述第三输入端120，所述第二输入端111连接所述第四薄膜晶体管14的漏极；
[0025]所述第三薄膜晶体管的源极连接所述第四输入端121，所述第四薄膜晶体管的源极连接所述第二输出端122，所述第三薄膜晶体管13和所述第四薄膜晶体管14的底栅极外接时钟信号。
[0026]具体的，在本实施例中，将反相置零信号RST作为信号源输出的信号，当第一输入端110和第三输入端120通入高电平时，启动移位寄存器单元电路01，当第一输入端110和第三输入端120通入低电平时，关闭移位寄存器单元电路01，并将第二输出端122置零。
[0027]进一步的，如图2所述，在一实施例中，所述第一级反相器11包括第一薄膜晶体管15和第二薄膜晶体管16，所述第二级反相器12包括第五薄膜晶体管17和第六薄膜晶体管18，所述第一薄膜晶体管15的源极和所述第二薄膜晶体管16的漏极连接，所述第一输出端112为所述第一薄膜晶体管15的源极或所述第二薄膜晶体管16的漏极，所述第五薄膜晶体管17的源极和所述第六薄膜晶体管18的漏极连接，所述第二输出端122为所述第五薄膜晶体管17的源极或所述第六薄膜晶体管18的漏极，所述第一输入端1本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种移位寄存器单元电路，其特征在于，包括：信号源、第一级反相器、第二级反相器、第三薄膜晶体管和第四薄膜晶体管，所述第一级反相器和所述第二级反相器用于将所述信号源产生的信号进行反相处理，所述第三薄膜晶体管和所述第四薄膜晶体管用于传输信号，其中，所述第一级反相器包括第一输入端、第二输入端和第一输出端，所述第二输入端连接所述第四薄膜晶体管的漏极，所述第一输出端连接所述第三薄膜晶体管的漏极；所述第二级反相器包括第三输入端、第四输入端和第二输出端；所述信号源分别连接所述第一输入端和所述第三输入端，所述第二输入端连接所述第四薄膜晶体管的漏极；所述第三薄膜晶体管的源极连接所述第四输入端，所述第四薄膜晶体管的源极连接所述第二输出端，所述第三薄膜晶体管和所述第四薄膜晶体管的底栅极外接时钟信号。2.如权利要求1所述的移位寄存器单元电路，其特征在于，所述第一级反相器包括第一薄膜晶体管和第二薄膜晶体管，所述第二级反相器包括第五薄膜晶体管和第六薄膜晶体管，所述第一薄膜晶体管的源极和所述第二薄膜晶体管的漏极连接，所述第一输出端为所述第一薄膜晶体管的源极或所述第二薄膜晶体管的漏极，所述第五薄膜晶体管的源极和所述第六薄膜晶体管的漏极连接，所述第二输出端为所述第五薄膜晶体管的源极或所述第六薄膜晶体管的漏极，所述第一输入端为所述第一薄膜晶体管的漏极，所述第二薄膜晶体管的底栅极与所述第二输入端连接，所述第三输入端为第五薄膜晶体管的漏极，所述第四输入端连接所述第六薄膜晶体管的底栅极，所述第二薄膜晶体管的源极和所述第六薄膜晶体管的源极接地。3.根据权利要求2所述的移位寄存器单元电路，其特征在于，所述第一薄膜晶体管、所述第二薄膜晶体管、所述第三薄膜晶体管、所述第四薄膜晶体管、所述第五薄膜晶体管和所述第六薄膜晶体...

【专利技术属性】
技术研发人员：刘兴慧，俞伟康，张威，
申请(专利权)人：深圳知微创新技术有限公司，
类型：发明
国别省市：