一种基于IBIS模型评估DAC抗扰性能的测试方法技术

本发明专利技术提供的一种基于IBIS模型评估DAC抗扰性能的测试方法，通过获取数模转换DAC芯片IBIS电路模型；基于DAC芯片IBIS电路模型，建立在两种工作模式下测试DAC芯片的测试电路；当在两种工作模式下的测试电路分别测试DAC芯片时，获得加EFT信号干扰的测试结果和不加EFT信号干扰的测试结果；将加EFT信号干扰的测试结果与不加EFT信号干扰的测试结果进行对比，获得DAC芯片的抗干扰性能。因此本发明专利技术可以有效地对型号为AD5761R/AD5721R的DAC芯片抗EFT能力进行测试，有利于快速找到满足防护需求的芯片，进而减少设计成本和开发周期。进而减少设计成本和开发周期。进而减少设计成本和开发周期。

【技术实现步骤摘要】
一种基于IBIS模型评估DAC抗扰性能的测试方法


[0001]本专利技术属于微电子
，具体涉及一种基于IBIS模型评估DAC抗扰性能的测试方法。

技术介绍

[0002]在电力芯片可靠性领域，随着集成电路工作频率和集成度提高、绝缘介质层与屏蔽介质层变薄、连线之间距离缩短以及击穿电压和工作电压变低，电力芯片自身的电磁抗干扰能力会不断降低。由静电放电(ESD)和电快速瞬变脉冲群(EFT)等瞬态干扰造成的集成电路内部晶体管损伤或失效约占集成电路总失效比例的20％
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50％，严重影响电力芯片安全稳定运行。伴随着下一代工艺技术的使用，特征尺寸进一步缩小，电流密度将更大，电压的容忍度也将越低，这些因素都使得集成电路的稳定性问题变得更加严重，因此对防护电路的有效性和稳定性的要求也就越来越高。
[0003]为了获得具有抗静电放电(ESD)和电快速瞬变脉冲群(EFT)等瞬态干扰的高可靠性器件，人们对器件在正常工作区域的性能进行了研究，可以利用非常成熟的仿真工具来进行计算机辅助设计，对于不同的几何形状尺寸、不同的工艺的器件，均已经建立了非常精确的电路模型，可以使用这些模型对核心功能电路进行设计和仿真。
[0004]例如，厦门优迅高速芯片有限公司在申请的专利文献“一种高速DAC测试系统和方法”(公开号CN201710182502.4，申请日为2017
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24)中提出了一种高速DAC的测试方法，通过仿真模块产生DP
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QPSK数据流，将其输入码型发生器和任意波形发生器以输出低速数字信号和时钟信号，将低速数字信号转换为高速数字信号，及根据时钟信号将高速数字信号转换为高速模拟信号；再将高速模拟信号发送至仿真模块，进行DP
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QPSK编码调制得到DP
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QPSK调制光信号，经光接收机进行信号解码和恢复，将恢复的信号与DP
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QPSK数据流进行比对，计算信号的误码率和误差向量幅度EVM，实现测试和评估高速DAC的性能。
[0005]然而，由于该方法在测试过程中无法有针对性的区分干扰与抗干扰下的DAC的电快速瞬变脉冲群能力，导致测试和评估高速DAC的结果对于快速找到满足防护需求的芯片，减少设计成本和开发周期不利。同时，由于缺乏商用的EFT电路级模型，大部分防护电路和器件的设计过程主要依赖于经验和实验测试研究。对于大多数公司来说，防护电路的设计过程是一个尝试与失败的过程：首先设计一系列的候选电路和器件结构，然后使用新工艺制造、测试，之后对其防护性能进行评估。对不同的尺寸以及不同工艺变化进行组合和尝试，最终找到一种满足防护需求的电路，这无疑会影响设计成本和开发周期。
[0006]更不理想的一个方面是，现有的防护电路不能够直接移植到下一代工艺中去，而需要经过重新制造和重新测试。而且，由于焊盘随着工艺尺寸而缩小，防护电路的尺寸也不得不随之进一步缩小，从而导致性能的进一步降低，因而更多的金钱和时间将会被用于I/O口的重新开发设计。

技术实现思路

[0007]为了解决现有技术中存在的上述问题，本专利技术提供了一种基于IBIS模型评估DAC抗扰性能的测试方法。本专利技术要解决的技术问题通过以下技术方案实现：
[0008]本专利技术提供的一种基于IBIS模型评估DAC抗扰性能的测试方法包括：
[0009]获取数模转换DAC芯片IBIS电路模型；
[0010]基于DAC芯片IBIS电路模型，建立在两种工作模式下测试所述DAC芯片的测试电路；
[0011]其中，所述两种工作模式下的测试电路为内部基准电压源工作模式的测试电路以及外部电压源工作模式的测试电路；
[0012]当两种工作模式下的测试电路分别测试DAC芯片时，获得加EFT信号干扰的测试结果和不加EFT信号干扰的测试结果；
[0013]将所述加EFT信号干扰的测试结果与所述不加EFT信号干扰的测试结果进行对比，获得DAC芯片的抗干扰性能。
[0014]可选的，所述内部基准电压源工作模式的测试电路包括：DAC芯片IBIS电路模型、电阻R2、电阻R3、第一电容C1，所述DAC芯片IBIS电路模型的第一引脚为低电平有效报警接口，所述第一引脚1连接R3的一端，R3的另一端接入电源地，所述DAC芯片IBIS电路模型的第四引脚4为内部基准电压输出和外部电压输入接口，第四引脚4接入第一电容C1，以保证在内部基准电压源工作模式下电路中的噪声最小，所述DAC芯片IBIS电路模型的第七引脚7为模拟输出电压接口，所述第七引脚7接入R2的一端，R2的另一端接入电源地，所述DAC芯片IBIS电路模型的第十引脚10为串行数据输出接口，第十引脚10连接显示仪器，用于显示抗干扰性能曲线，所述DAC芯片IBIS电路模型的第十二引脚12为串行数据输入接口，第十二引脚12连接幅值为3v、周期为60ns、占空比为50％的电压数字信号脉冲发生器，所述DAC芯片IBIS电路模型的第十三引脚13为低电平有效同步输入接口，第十三引脚13外接幅值为2v、周期为50ns、占空比为50％的电压数字信号脉冲发生器，所述DAC芯片IBIS电路模型的第十四引脚14为串行时钟输入接口，第十四引脚14外接幅值为1v、周期为40ns、占空比为50％的时钟信号脉冲发生器。
[0015]可选的，所述内部基准电压源工作模式的测试电路包括：DAC芯片IBIS电路模型、电阻R2、电阻R3、第一电容C1，所述DAC芯片IBIS电路模型的第一引脚为低电平有效报警接口，所述第一引脚1连接R3的一端，R3的另一端接入电源地，所述DAC芯片IBIS电路模型的第四引脚4为内部基准电压输出和外部电压输入接口，第四引脚4接入第一电容C1，以保证在内部基准电压源工作模式下电路中的噪声最小，所述DAC芯片IBIS电路模型的第七引脚7为模拟输出电压接口，所述第七引脚7接入R2的一端，R2的另一端接入电源地，所述DAC芯片IBIS电路模型的第十引脚10为串行数据输出接口，第十引脚10连接显示仪器，用于显示抗干扰性能曲线，所述DAC芯片IBIS电路模型的第十二引脚12为串行数据输入接口，第十二引脚12外接相互串联的幅值为3v、周期为60ns、占空比为50％的电压数字信号脉冲发生器和电快速瞬变脉冲群EFT发生器，所述DAC芯片IBIS电路模型的第十三引脚13为低电平有效同步输入接口，第十三引脚13外接相互串联的幅值为2v、周期为50ns、占空比为50％的电压数字信号脉冲发生器和电快速瞬变脉冲群EFT发生器，所述DAC芯片IBIS电路模型的第十四引脚14为串行时钟输入接口，第十四引脚14外接相互串联的幅值为1v、周期为40ns、占空比为
50％的时钟信号脉冲发生器和电快速瞬变脉冲群EFT发生器，并设置电快速瞬变脉冲群EFT发生器的幅值的变化范围为1kv
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4kv，初值为1kv，终值为4kv，步长为1kv。
[0016]可选的，所述外部电压源工作模式的测试电路包括：DAC芯片IBIS电路模本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于IBIS模型评估DAC抗扰性能的测试方法，其特征在于，包括：获取数模转换DAC芯片IBIS电路模型；基于DAC芯片IBIS电路模型，建立在两种工作模式下测试所述DAC芯片的测试电路；其中，所述两种工作模式下的测试电路为内部基准电压源工作模式的测试电路以及外部电压源工作模式的测试电路；当两种工作模式下的测试电路分别测试DAC芯片时，获得加EFT信号干扰的测试结果和不加EFT信号干扰的测试结果；将所述加EFT信号干扰的测试结果与所述不加EFT信号干扰的测试结果进行对比，获得DAC芯片的抗干扰性能。2.根据权利要求1所述的测试方法，其特征在于，所述内部基准电压源工作模式的测试电路包括：DAC芯片IBIS电路模型、电阻R2、电阻R3、第一电容(C1)，所述DAC芯片IBIS电路模型的第一引脚为低电平有效报警接口，所述第一引脚(1)连接R3的一端，R3的另一端接入电源地，所述DAC芯片IBIS电路模型的第四引脚(4)为内部基准电压输出和外部电压输入接口，第四引脚(4)接入第一电容(C1)，以保证在内部基准电压源工作模式下电路中的噪声最小，所述DAC芯片IBIS电路模型的第七引脚(7)为模拟输出电压接口，所述第七引脚(7)接入R2的一端，R2的另一端接入电源地，所述DAC芯片IBIS电路模型的第十引脚(10)为串行数据输出接口，第十引脚(10)连接显示仪器，用于显示抗干扰性能曲线，所述DAC芯片IBIS电路模型的第十二引脚(12)为串行数据输入接口，第十二引脚(12)连接幅值为3v、周期为60ns、占空比为50％的电压数字信号脉冲发生器，所述DAC芯片IBIS电路模型的第十三引脚(13)为低电平有效同步输入接口，第十三引脚(13)外接幅值为2v、周期为50ns、占空比为50％的电压数字信号脉冲发生器，所述DAC芯片IBIS电路模型的第十四引脚(14)为串行时钟输入接口，第十四引脚(14)外接幅值为1v、周期为40ns、占空比为50％的时钟信号脉冲发生器。3.根据权利要求1所述的测试方法，其特征在于，所述内部基准电压源工作模式的测试电路包括：DAC芯片IBIS电路模型、电阻R2、电阻R3、第一电容(C1)，所述DAC芯片IBIS电路模型的第一引脚为低电平有效报警接口，所述第一引脚(1)连接R3的一端，R3的另一端接入电源地，所述DAC芯片IBIS电路模型的第四引脚(4)为内部基准电压输出和外部电压输入接口，第四引脚(4)接入第一电容(C1)，以保证在内部基准电压源工作模式下电路中的噪声最小，所述DAC芯片IBIS电路模型的第七引脚(7)为模拟输出电压接口，所述第七引脚(7)接入R2的一端，R2的另一端接入电源地，所述DAC芯片IBIS电路模型的第十引脚(10)为串行数据输出接口，第十引脚(10)连接显示仪器，用于显示抗干扰性能曲线，所述DAC芯片IBIS电路模型的第十二引脚(12)为串行数据输入接口，第十二引脚(12)外接相互串联的幅值为3v、周期为60ns、占空比为50％的电压数字信号脉冲发生器和电快速瞬变脉冲群(EFT)发生器，所述DAC芯片IBIS电路模型的第十三引脚(13)为低电平有效同步输入接口，第十三引脚(13)外接相互串联的幅值为2v、周期为50ns、占空比为50％的电压数字信号脉冲发生器和电快速瞬变脉冲群(EFT)发生器，所述DAC芯片IBIS电路模型的第十四引脚(14)为串行时...

【专利技术属性】
技术研发人员：刘红侠，郭丹，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：