一种大数据量加解密设备制造技术

本实用新型专利技术实施例公开了一种大数据量加解密设备，包括：主控芯片，所述主控芯片通过PCIE接口与计算机进行数据交互；多个安全芯片，所述多个安全芯片与所述主控芯片连接，所述多个安全芯片接收并处理所述主控芯片获取到的待处理数据，并将处理完成的数据发送至所述主控芯片；真随机数发生器芯片，与所述主控制芯片连接；通用串行总线集线器，所述主控芯片通过所述通用串行总线集线器扩展出多个USB接口与所述多个安全芯片连接；内存芯片，所述内存芯片与所述主控芯片连接。内存芯片与所述主控芯片连接。内存芯片与所述主控芯片连接。

【技术实现步骤摘要】
一种大数据量加解密设备


[0001]本技术实施例涉及数据加解密领域领域，具体涉及一种大数据量加解密设备。

技术介绍

[0002]常用的加解密过程都是大部分是由软件完成，其效率低，无法达到以太网线速的要求，在一些终端设备上使用尚可。但在一些大数据传输的应用场景下则无法满足要求。

技术实现思路

[0003]为此，本技术的实施例提供了一种大数据量加解密设备，以解决现有技术中无法处理大数据量的加解密操作的问题。
[0004]为了实现上述目的，本技术的实施方式提供如下技术方案：
[0005]在本技术的实施方式的一个方面中，提供了一种大数据量加解密设备，包括：主控芯片，所述主控芯片通过PCIE接口与计算机进行数据交互；多个安全芯片，所述多个安全芯片与所述主控芯片连接，所述多个安全芯片接收并处理所述主控芯片获取到的待处理数据，并将处理完成的数据发送至所述主控芯片；真随机数发生器芯片，与所述主控制芯片连接；通用串行总线集线器，所述主控芯片通过所述通用串行总线集线器扩展出多个USB接口与所述多个安全芯片连接；内存芯片，所述内存芯片与所述主控芯片连接。
[0006]进一步地，所述主控芯片为FPGA芯片。
[0007]进一步地，所述安全芯片包括：安全芯片复位引脚，所述主控芯片通过该引脚复位所述安全芯片；安全芯片USB数据总线，所述主控芯片通过该引脚与所述安全芯片进行数据交互；安全芯片启动输出指示引脚；USB PHY内部差分比较器的输出指示引脚；安全芯片唤醒引脚，主控芯片控制该引脚唤醒所述安全芯片。
[0008]进一步地，所述真随机数发生器芯片包括：真随机数发生器复位引脚，所述主控芯片通过该引脚复位所述真随机数发生器芯片；真随机数发生器IIC时钟线，所述主控芯片通过该引脚提供工作时钟；真随机数发生器IIC数据线，所述主控芯片通过该引脚获取随机数；真随机数发生器唤醒引脚，所述主控芯片控制该引脚唤醒所述真随机数发生器芯片。
[0009]进一步地，所述通用串行总线集线器包括：所述通用串行总线集线器的IIC时钟线，所述主控芯片通过该引脚提供所述通用串行总线集线器工作时钟；所述通用串行总线集线器的IIC数据线，所述主控芯片通过该引脚与所述通用串行总线集线器进行数据交互；所述通用串行总线集线器的USB数据通路，主控芯片通过该接口与所述通用串行总线集线器进行数据交互；所述通用串行总线集线器扩展的USB通路，安全芯片与该接口相连接，进而实现与主控芯片的数据交互。
[0010]进一步地，所述内存芯片包括：所述内存芯片的数据总线，所述主控芯片通过该总线与所述内存芯片进行数据交互；所述内存芯片的地址总线，所述主控芯片通过该总线与所述内存芯片进行数据交互；所述内存芯片的bank总线，所述主控芯片通过该总线与所述
内存芯片进行数据交互；所述内存芯片的信号同步引脚，所述主控芯片用于实现与所述内存芯片数据交互时数据同步操作；所述内存芯片的数据选通信号引脚，所述主控芯片用于实现与所述内存芯片数据交互时数据同步操作；所述内存芯片的数据掩码信号引脚，所述主控芯片用于实现与所述内存芯片数据交互时数据掩码操作；所述内存芯片的工作时钟信号引脚，所述主控芯片用于实现与所述内存芯片数据交互时时钟信号；内存芯片行引脚；列地址锁存信号引脚；所述内存芯片片选芯片引脚，所述主控芯片通过该引脚选择该芯片；所述内存芯片时钟使能信号引脚，所述主控芯片通过该引脚控制所述内存芯片时钟使能；所述内存芯片读写使能信号引脚，所述主控芯片通过该引脚控制所述内存芯片读写操作；所述内存芯片终端电阻使能信号引脚，所述主控芯片通过该引脚控制所述内存芯片终端电阻配置；所述内存芯片复位信号引脚，所述主控芯片通过该引脚控制所述内存芯片复位操作。
[0011]进一步地，所述PCIE接口包括：PCIE数据发送差分接口，为所述主控芯片的接收高速数据通道；PCIE数据接收差分接口，为所述主控芯片的发送高速数据通道；PCIE全局复位信号接口；PCIE差分时钟信号接口。
[0012]本技术的实施方式具有如下优点：
[0013]本技术的实施例公开了一种大数据量加解密设备，采用高端FPGA处理器和高速数据接口PCIE以及专用的高性能安全芯片为硬件基础，通过自主设计的安全数据交换流程，可以实现高速的、多任务并行处理的密码运算。
附图说明
[0014]为了更清楚地说明本技术的实施方式或现有技术中的技术方案，下面将对实施方式或现有技术描述中所需要使用的附图作简单地介绍。显而易见地，下面描述中的附图仅仅是示例性的，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图引申获得其他的实施附图。
[0015]本说明书所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本技术可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本技术所能产生的功效及所能达成的目的下，均应仍落在本技术所揭示的
技术实现思路
得能涵盖的范围内。
[0016]图1为本技术的实施例提供的安全芯片的结构示意图；
[0017]图2为本技术的实施例提供的真随机数发生器芯片的结构示意图；
[0018]图3为本技术的实施例提供的通用串行总线集线器的结构示意图；
[0019]图4为本技术的实施例提供的内存芯片的结构示意图；
[0020]图5为本技术的实施例提供的PCIE接口的结构示意图。
具体实施方式
[0021]以下由特定的具体实施例说明本技术的实施方式，熟悉此技术的人士可由本说明书所揭露的内容轻易地了解本技术的其他优点及功效，显然，所描述的实施例是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护
的范围。
[0022]本说明书中所引用的如“上”、“下”、“左”、“右”、“中间”等的用语，亦仅为便于叙述的明了，而非用以限定本技术可实施的范围，其相对关系的改变或调整，在无实质变更
技术实现思路
下，当亦视为本技术可实施的范畴。
[0023]实施例
[0024]参考图1、2、3、4、5所示，本技术的实施例提供了一种大数据量加解密设备，包括：主控芯片、多个安全芯片、真随机数发生器芯片、通用串行总线集线器、内存芯片。
[0025]具体地，主控芯片通过PCIE接口与计算机进行数据交互。
[0026]如图1所示，多个安全芯片与主控芯片连接，多个安全芯片接收并处理主控芯片获取到的待处理数据，并将处理完成的数据发送至主控芯片。可选的，本技术一共安装4个高性能USB接口的安全芯片，用于实现敏感数据的高速并发处理。
[0027]如图2所示，真随机数发生器芯片与主控制芯片连接。
[0028]如图3所示，通用本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种大数据量加解密设备，其特征在于，包括：主控芯片，所述主控芯片通过PCIE接口与计算机进行数据交互；多个安全芯片，所述多个安全芯片与所述主控芯片连接，所述多个安全芯片接收并处理所述主控芯片获取到的待处理数据，并将处理完成的数据发送至所述主控芯片；真随机数发生器芯片，与所述主控制芯片连接；通用串行总线集线器，所述主控芯片通过所述通用串行总线集线器扩展出多个USB接口与所述多个安全芯片连接；内存芯片，所述内存芯片与所述主控芯片连接。2.根据权利要求1所述的大数据量加解密设备，其特征在于，所述主控芯片为FPGA芯片。3.根据权利要求2所述的大数据量加解密设备，其特征在于，所述安全芯片包括：安全芯片复位引脚，所述主控芯片通过该引脚复位所述安全芯片；安全芯片USB数据总线，所述主控芯片通过该引脚与所述安全芯片进行数据交互；安全芯片启动输出指示引脚；USB PHY内部差分比较器的输出指示引脚；安全芯片唤醒引脚，主控芯片控制该引脚唤醒所述安全芯片。4.根据权利要求1所述的大数据量加解密设备，其特征在于，所述真随机数发生器芯片包括：真随机数发生器复位引脚，所述主控芯片通过该引脚复位所述真随机数发生器芯片；真随机数发生器IIC时钟线，所述主控芯片通过该引脚提供工作时钟；真随机数发生器IIC数据线，所述主控芯片通过该引脚获取随机数；真随机数发生器唤醒引脚，所述主控芯片控制该引脚唤醒所述真随机数发生器芯片。5.根据权利要求1所述的大数据量加解密设备，其特征在于，所述通用串行总线集线器包括：所述通用串行总线集线器的IIC时钟线，所述主控芯片通过该引脚提供所述通用串行总线集线器工作时钟；所述通用串行总线集线器的IIC数据线，所述主控芯片通过该引脚与所述通用串行总线集线器进行数据交互；所述通用串行总线集线器...

【专利技术属性】
技术研发人员：赵荣霞，
申请(专利权)人：北京宝兴达信息技术有限公司，
类型：新型
国别省市：