具有低寄生电容的半导体器件制造技术

具有低寄生电容的半导体器件包括衬底。该半导体器件还包括位于衬底上的栅极区域。半导体器件还包括位于衬底上的接触区域，其中接触区域包括第一部分和第二部分，其中第一部分与衬底接触并且具有在衬底上方的第一表面，并且其中第二部分与衬底接触，并且具有在衬底上方的与第一表面不同的第二表面。的与第一表面不同的第二表面。的与第一表面不同的第二表面。

【技术实现步骤摘要】
【国外来华专利技术】具有低寄生电容的半导体器件
[0001]相关申请的交叉引用
[0002]本专利申请要求于2019年5月9日提交的题为“SEMICONDUCTOR DEVICES WITH LOW PARASITIC CAPACITANCE”的非临时申请No.16/408,207的优先权，该非临时申请已被转让给本申请的受让人，并且这里通过参考被明确并入于此。


[0003]本公开的某些方面通常涉及半导体器件，更具体地涉及具有低寄生电容的半导体器件。

技术介绍

[0004]晶体管是半导体器件的基本构件。随着半导体制造技术的进步，晶体管的尺寸变得越来越小，这导致更多的晶体管被集成到单个半导体器件中。图1示出了包括多个晶体管的示例性半导体器件。半导体器件100如图1所示。半导体器件100包括衬底102。例如，衬底102可包括硅(Si)或其他半导体材料。半导体器件100还包括衬底102中的源极区域104和漏极区域106。例如，源极区域104和漏极区域106可以包括掺杂Si。半导体器件100还包括位于衬底102上的栅极氧化物层108、栅极间隔物110(1)和110(2)、金属栅极112、盖层114和顶部电介质层116。栅极氧化物层108、栅极间隔物110(1)和110(2)、金属栅极112、盖层114和顶部电介质层116形成半导体器件100的栅极区域。例如，栅极氧化物层108可包括二氧化硅(SiO2)或氧化铪(HfOx)。栅极间隔物110(1)和110(2)可包括氮化硅(SiN)。金属栅极112可包括铝(Al)或钨(W)。盖层114可以包括SiN。顶部电介质层116可包括SiO2。半导体器件100还包括位于衬底102上的源极接触区域118和漏极接触区域120。源极接触区域118和漏极接触区域120的顶表面与栅极区域的顶表面共面。例如，源极接触区域118和漏极接触区域120可以包括W。
[0005]在半导体器件100中，寄生电容可以存在于源极接触区域118和金属栅极112之间以及漏极接触区域120和金属栅极112之间。这种寄生电容的大小取决于栅极间隔物110(1)和110(2)的宽度。随着半导体制造技术向更小的节点发展，栅极间隔物110(1)和110(2)的宽度变得越来越小，这导致寄生电容的增加。例如，对于诸如7纳米(nm)和5纳米的半导体制造技术节点，源极/漏极接触区域和金属栅极之间的寄生电容可以等于整个半导体器件的电容的一半。寄生电容会降低器件速度和增加功耗。因此，寄生电容会阻碍半导体制造技术的进一步缩放。需要开发具有低寄生电容的半导体器件。

技术实现思路

[0006]本公开的某些方面提供了一种半导体器件。半导体器件可以包括衬底。所述半导体器件还可以包括位于衬底上的栅极区域。所述半导体器件还可包括位于衬底上的接触区域，其中接触区域包括第一部分和第二部分，其中所述第一部分与所述衬底接触并且具有在所述衬底上方的第一表面，以及其中所述第二部分与所述衬底接触并且具有在所述衬底
上方的与所述第一表面不同的第二表面。
[0007]本公开的某些方面提供了一种制造半导体器件的方法。所述方法可包括在衬底上形成多个栅极区域。所述方法还可包括在所述衬底上形成多个接触区域，其中所述多个接触区域中的每个接触区域包括第一部分和第二部分，其中所述第一部分与所述衬底接触并且具有在所述衬底上方的第一表面，以及其中所述第二部分与所述衬底接触并且具有在所述衬底上方的与所述第一表面不同的第二表面。
[0008]本概要概述了本公开的特征和实施例，以便可以更好地理解以下详细描述。下面将描述本公开的附加特征和实施例。本领域技术人员应当理解，本公开可以容易地用作修改或设计其他等效结构以实现本公开相同目的的基础。本领域技术人员还应认识到，此类等效结构不偏离所附权利要求中阐述的本公开的教导。当结合附图考虑时，从以下描述将更好地理解被认为是本公开特有的特征，包括其结构和操作方法。然而，应明确理解的是，提供的每个附图仅用于说明和描述的目的，并不旨在作为本专利技术限制的定义。
附图说明
[0009]图1示出了包括多个晶体管的示例性半导体器件；
[0010]图2示出了根据本公开某些方面的包括具有低寄生电容的多个晶体管的示例性半导体器件；
[0011]图3A至图3D示出了根据本公开某些方面的图2的示例性半导体器件的示例性制造工艺；以及
[0012]图4是示出其中可以应用本公开的一个方面的示例性无线通信系统的框图。
具体实施方式
[0013]参考附图，描述了本公开的几个示例性方面。“示例性”一词在本文中用于表示“用作示例、实例或说明”。本文中描述为“示例性”的任何方面不一定被解释为优选于或优于其他方面。
[0014]下面结合附图阐述的详细描述旨在作为各种方面的描述，而不是旨在表示可在其中实施本文所描述构思的唯一方面。详细描述包括旨在提供对各种构思的透彻理解的具体细节。然而，对于本领域技术人员来说显而易见的是，这些构思可以在没有这些具体细节的情况下实施。在某些情况下，为了避免模糊这些构思，以方框图的形式示出了众所周知的结构和组件。
[0015]图2示出了根据本公开某些方面的包括多个具有低寄生电容的晶体管的示例性半导体器件。在图2中以俯视图和三个不同的横截面图(A
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A、B
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B和C
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C)示出了半导体器件200。半导体器件200包括衬底202。例如，衬底202可包括硅(Si)或其他半导体材料。半导体器件200还包括位于衬底202中的源极区域204和漏极区域206。作为示例，源极区域204和漏极区域206可以包括掺杂Si。半导体器件200还包括位于衬底202上的栅极氧化物层208、栅极间隔物210(1)和210(2)、金属栅极212、盖层214和顶部电介质层216。栅极氧化物层208、栅极间隔物210(1)和210(2)、金属栅极212、盖层214和顶部电介质层216形成半导体器件200的栅极区域。例如，栅极氧化物层208可包括二氧化硅(SiO2)或氧化铪(HfO
x
)。栅极间隔物210(1)和210(2)可包括氮化硅(SiN)。金属栅极212可包括铝(Al)或钨(W)。盖层214可包
括SiN。顶部电介质层216可包括SiO2。半导体器件200还包括位于衬底202上的源极接触区域和漏极接触区域，源极接触区域包括第一部分218(1)和第二部分218(2)，漏极接触区域包括第三部分220(1)和第四部分220(2)。例如，源极接触区域和漏极接触区域可以包括W。在源极接触区域中，第一部分218(1)与衬底202接触，并且具有在衬底202上方的第一表面222。第二部分218(2)与衬底202接触，并且具有在衬底202上方的第二表面224。第一表面222具有在衬底202上方的第一高度。第二表面224具有在衬底202上方的第二高度。第一高度小于第二高度。例如，第一高度可以约为第二高度的30％到50％。第二表面224与栅极区域的顶表面共面。第二表本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种半导体器件，包括：衬底；在所述衬底上的栅极区域；和在所述衬底上的接触区域，其中所述接触区域包括第一部分和第二部分，其中所述第一部分与所述衬底接触并且具有在所述衬底上方的第一表面，以及其中所述第二部分与所述衬底接触并且具有在所述衬底上方的与所述第一表面不同的第二表面。2.根据权利要求1所述的半导体器件，其中所述第一表面具有在所述衬底上方的第一高度，所述第二表面具有在所述衬底上方的第二高度，并且其中所述第一高度小于所述第二高度。3.根据权利要求2所述的半导体器件，其中所述第一高度约为所述第二高度的30％至50％。4.根据权利要求1所述的半导体器件，进一步包括：在所述栅极区域和所述接触区域上的电介质层。5.根据权利要求4所述的半导体器件，其中所述电介质层包括二氧化硅(SiO2)。6.根据权利要求1所述的半导体器件，还包括：在所述接触区域的所述第二部分的所述第二表面上的过孔。7.根据权利要求6所述的半导体器件，其中所述过孔包含铜(Cu)、钨(W)、钌(Ru)和钴(Co)中的至少一种。8.根据权利要求1所述的半导体器件，其中所述栅极区域包括栅极氧化物层、栅极间隔物、金属栅极、盖层和顶部电介质层。9.根据权利要求1所述的半导体器件，其中所述接触区域包括W。10.根据权利要求1所述的半导体器件，其中所述第二表面与所述栅极区域的顶表面共面。11.一种制造半导体器件的方法，包括...

【专利技术属性】
技术研发人员：杨海宁，鲍军静，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：