一种低功耗钳位电路制造技术

本发明专利技术涉及电路技术领域，提供了一种低功耗钳位电路，包括：第一PMOS管的漏极、第二PMOS管的栅极、第一NMOS管的栅极、第四NMOS管的源极连接至第一节点；第一PMOS管的源极与第二PMOS管的源极、第四NMOS管的漏极、第一NMOS管的漏极连接；第三PMOS管的栅极输入参考电压；第一NMOS管的源极、第三NMOS管的漏极分别连接至第二节点，第二节点作为输出节点；第四NMOS管的栅极接入输入电压；其中，当由休眠模式切换到工作模式时，第一NMOS管的栅极电压由输入电压与native NMOS管的阈值电压之差开始充电；当输出节点的电压下降时，第一NMOS管提供驱动，以使输出节点的电压在预设电压以上。通过本发明专利技术使得驱动管N0一直导通，钳位电路一直工作，避免VOUT在不同工作模式切换时出现过低现象。现象。现象。

【技术实现步骤摘要】
一种低功耗钳位电路


[0001]本专利技术涉及电路
，尤指一种低功耗钳位电路。

技术介绍

[0002]现有的钳位电路，如图2所示，由一个参考电压(一般由带隙基准产生)，四个PMOS管，四个NMOS管组成。此钳位电路的输出要求是，工作模式下提供1.8V左右的输出电压，休眠模式下，提供介于1.2V到1.8V之间的输出电压。休眠模式下，输出电压在1.2V到1.8V的范围内都满足要求，但不能高压1.8V也不能低于1.2V。
[0003]休眠模式下，驱动管N0栅极接地，VOUT由宽度较小的N4提供驱动，此时驱动能力很小，电压等于VDD2(1.2V)。工作模式下，驱动管N0栅极等于VREF+Vtp，VOUT电压等于VREF+Vtp
‑
Vtnt(Vtnt约等于0V，VOUT约等于1.8V)。在实现过程中，钳位电路从休眠模式切换到工作模式时，驱动管N0的栅极VGATE从GND开始往上充电，由于栅极电容很大而充电电流不能太大，VGATE充电到目标电压要较长时间。这段时间里，只有N4给VOUT提供一个很小的驱动，使VOUT没有足够的驱动能力，这样会出现VOUT被下拉过低的现象。

技术实现思路

[0004]本专利技术的目的是提供一种低功耗钳位电路，通过本方案可以解决上述问题。
[0005]本专利技术提供的技术方案如下：
[0006]一种低功耗钳位电路，包括：
[0007]第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管；
[0008]所述第一PMOS管的漏极，与所述第二PMOS管的栅极连接；
[0009]所述第一PMOS管的源极，与所述第二PMOS管的源极、所述第四NMOS管的漏极、所述第一NMOS管的漏极连接；所述第二PMOS管的漏极、所述第三PMOS管的源极、所述第一NMOS管的栅极、所述第四NMOS管的源极分别连接至第一节点；所述第三PMOS管的漏极与所述第二NMOS管的漏极连接；所述第三PMOS管的栅极输入参考电压；
[0010]所述第一NMOS管的源极、所述第三NMOS管的漏极分别连接至第二节点，所述第二节点作为输出节点；所述第二NMOS管的栅极输入电源电压，所述第二NMOS管的源极接地；所述第三NMOS管的栅极接入NBIAS信号，所述第三NMOS管的源极接地；所述第四NMOS管的栅极接入输入电压；
[0011]其中，当由休眠模式切换到工作模式时，所述第一NMOS管的栅极电压由所述输入电压与native NMOS管的阈值电压之差开始充电；所述第一NMOS管和所述第四NMOS管为native NMOS管；当所述输出节点的电压下降时，所述第一NMOS管提供驱动，以使所述输出节点的电压在预设电压以上。
[0012]进一步优选地，在休眠模式下：当所述第一NMOS管的栅极电压高于所述参考电压与PMOS管阈值电压之和时，所述第三PMOS管导通并将所述第一NMOS管的栅极电压钳位在所
述参考电压与PMOS管阈值电压之和的区域，所述第四NMOS管自动关闭，所述输出节点的电压为：V
out
＝V
REF
+V
tp
‑
V
tnt
；
[0013]其中，V
out
为所述输出节点电压；V
REF
为所述参考电压；V
tp
为所述PMOS管阈值电压；V
tnt
为nativeNMOS管阈值电压。
[0014]进一步优选地，所述输入电压为1.2V，用于使得所述第一NMOS管的栅极电压处于所述输入电压与所述所述nativeNMOS管的阈值电压之差以上。
[0015]进一步优选地，所述第三NMOS管的栅极接入NBIAS信号，用于控制所述第三NMOS管提供偏置电流。
[0016]进一步优选地，所述第一PMOS管的漏极输出PBIAS信号，所述第二PMOS管的栅极接入所述PBIAS信号，用于控制所述第二PMOS管提供偏置电流。
[0017]进一步优选地，在休眠模式下，所述第一PMOS管控制所述第二PMOS管关闭；所述第三NMOS管关闭。
[0018]通过本专利技术提供的一种低功耗钳位电路至少可以实现以下技术效果：
[0019]1.通过本专利技术使得驱动管N0一直导通，钳位电路一直工作，避免VOUT在不同工作模式切换时出现过低现象。
[0020]2.钳位电路在休眠模式下不消耗工作电流也能实现钳位功能。
[0021]3.钳位电路在休眠模式下的输出VOUT不是一个固定电压，而是一个电压范围。
附图说明
[0022]下面将以明确易懂的方式，结合附图说明优选实施方式，对一种低功耗钳位电路的上述特性、技术特征、优点及其实现方式予以进一步说明。
[0023]图1是本专利技术中一种低功耗钳位电路的一个实施例的原理图；
[0024]图2是现有技术的一种低功耗钳位电路的原理图；
[0025]图3是本专利技术中低电源电压的仿真结果示意图；
[0026]图4是本专利技术中高电源电压的仿真结果示意图。
具体实施方式
[0027]以下描述中，为了说明而不是为了限定，提出了诸如特定系统结构、技术之类的具体细节，以便透彻理解本申请实施例。然而，本领域的技术人员应当清楚，在没有这些具体细节的其他实施例中也可以实现本申请。在其他情况中，省略对众所周知的系统、装置、电路以及方法的详细说明，以免不必要的细节妨碍本申请的描述。
[0028]应当理解，当在本说明书和所附权利要求书中使用时，术语“包括”指示所述描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其他特征、整体、步骤、操作、元素、组件和/或集合的存在或添加。
[0029]为使图面简洁，各图中只示意性地表示出了与本专利技术相关的部分，它们并不代表其作为产品的实际结构。另外，以使图面简洁便于理解，在有些图中具有相同结构或功能的部件，仅示意性地绘示了其中的一个，或仅标出了其中的一个。在本文中，“一个”不仅表示“仅此一个”，也可以表示“多于一个”的情形。
[0030]还应当进一步理解，在本申请说明书和所附权利要求书中使用的术语“和/或”是
指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
[0031]另外，在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
[0032]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对照附图说明本专利技术的具体实施方式。显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，并获得其他的实施方式。
[0033]实施例一
[0034]本专利技术的一个实施例，一种低功耗钳位电路，如图1所示，包括：...

【技术保护点】

【技术特征摘要】
1.一种低功耗钳位电路，其特征在于，包括：第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管；所述第一PMOS管的漏极，与所述第二PMOS管的栅极连接；所述第一PMOS管的源极，与所述第二PMOS管的源极、所述第四NMOS管的漏极、所述第一NMOS管的漏极连接；所述第二PMOS管的漏极、所述第三PMOS管的源极、所述第一NMOS管的栅极、所述第四NMOS管的源极分别连接至第一节点；所述第三PMOS管的漏极与所述第二NMOS管的漏极连接；所述第三PMOS管的栅极输入参考电压；所述第一NMOS管的源极、所述第三NMOS管的漏极分别连接至第二节点，所述第二节点作为输出节点；所述第二NMOS管的栅极输入电源电压，所述第二NMOS管的源极接地；所述第三NMOS管的栅极接入NBIAS信号，所述第三NMOS管的源极接地；所述第四NMOS管的栅极接入输入电压；其中，当由休眠模式切换到工作模式时，所述第一NMOS管的栅极电压由所述输入电压与nativeNMOS管的阈值电压之差开始充电；所述第一NMOS管和所述第四NMOS管为nativeNMOS管；当所述输出节点的电压下降时，所述第一NMOS管提供驱动，以使所述输出节点的电压在预设电压以上。2.根据权利要求1所述的低功耗钳位电路，其特征在于，包括：在休眠模式下：当所述第一NMOS管的栅极电压高于所述参考电压与PMOS管...

【专利技术属性】
技术研发人员：罗光燕，陈涛，冯国友，
申请(专利权)人：普冉半导体上海股份有限公司，
类型：发明
国别省市：