异质结双极型晶体管制造技术

本公开涉及半导体结构，更具体地涉及异质结双极型晶体管及制造方法。该结构包括：第一半导体层，其包括器件区域；第二半导体层，其位于第一半导体层下方；导电材料层，其位于第一半导体层和第二半导体层之间；至少一个接触，其延伸到导电材料层并与导电材料层接触；以及器件，其位于导电材料层上方的器件区域中。其位于导电材料层上方的器件区域中。其位于导电材料层上方的器件区域中。

【技术实现步骤摘要】
异质结双极型晶体管


[0001]本公开涉及半导体结构，更具体地涉及异质结双极型晶体管及其制造方法。

技术介绍

[0002]异质结双极型晶体管(HBT)是一种双极结型晶体管(BJT)，其针对发射极区和基极区或者集电极区和基极区使用不同的半导体材料，从而形成异质结。Si/SiGe HBT用于功率放大器应用，需要低集电极
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基极电容(Ccb)、低基极电阻(Rb)、高截止频率fT/fMAX和高击穿电压(BVceo、BVcbo、BVebo)。
[0003]在高性能Si/SiGe HBT技术中，一些集成方案导致高Rc(集电极电阻)，这是HBT性能的主要组成部分。例如，高Rc是双极技术中的一个关注点，因为它限制了用于提高的fT/fMAX的器件缩放。为了解决这样的问题，集成方案依赖于重掺杂，例如，掺杂到其溶解度极限，但是这会导致较高的Ccb(集电极
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基极电容)。

技术实现思路

[0004]在本公开的一方面，一种结构包括：第一半导体层，其包括器件区域；第二半导体层，其位于所述第一半导体层下方；导电材料层，其位于所述第一半导体层和所述第二半导体层之间；至少一个接触，其延伸到所述导电材料层并与所述导电材料层接触；以及器件，其位于所述导电材料层上方的所述器件区域中。
[0005]在本公开的一方面，一种结构包括：第一半导体层；第二半导体层，其位于所述第一半导体层下方；深沟槽隔离结构，其延伸穿过所述第一半导体层和所述第二半导体层并限定器件区域；晶体管，其位于所述器件区域内；导电材料层，其位于所述第一半导体层和所述第二半导体层之间并在所述晶体管下方延伸；以及至少一个接触，其延伸穿过所述第一半导体层并接触所述导电材料层。
[0006]在本公开的一方面，一种方法包括：形成第一半导体层；在所述第一半导体层上形成导电材料层；在所述导电材料层上形成第二半导体层；在所述第二半导体层中形成开口，所述开口延伸到所述导电材料层；用导电材料填充所述开口；以及在所述导电材料层上方的所述第二半导体层上形成器件。
附图说明
[0007]在下面的详细描述中，借助本公开的示例性实施例的非限制性示例，参考所提到的多个附图来描述本公开。
[0008]图1示出了根据本公开的方面的除其他特征之外的具有开口的衬底及相应的制造工艺的俯视图。
[0009]图2示出了沿着线2
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2截取的图1的结构的截面图。
[0010]图3示出了根据本公开的方面的除其他特征之外的布置在半导体层之间的空气隙及相应的制造工艺。
[0011]图4示出了根据本公开的方面的除其他特征之外的位于空气隙和开口内的导电材料及相应的制造工艺。
[0012]图5示出了根据本公开的方面的除其他特征之外的具有到发射极、非本征基极和子集电极区的接触的异质结双极型晶体管及相应的制造工艺。
具体实施方式
[0013]本公开涉及半导体结构，更具体地涉及异质结双极型晶体管及制造方法。更具体地，本公开涉及在衬底的子集电极和集电极区中具有掩埋导电(例如，金属)特征的异质结双极型晶体管。有利地，该异质结双极型晶体管的掩埋导电(例如，金属)特征导致降低的集电极电阻并且增加了子集电极区内的fT/fMAX。
[0014]本公开的异质结双极型晶体管可以使用多种不同的工具，以多种方式来制造。然而，一般地，方法和工具被用来形成具有微米和纳米级尺寸的结构。已经根据集成电路(IC)技术采用了用于制造本公开的异质结双极型晶体管的方法(即，技术)。例如，这些结构建立在晶片上，并在借助晶片顶部上的光刻工艺而图案化的材料膜中实现。具体地，异质结双极型晶体管的制造使用三个基本构造块：(i)在衬底上沉积材料薄膜；(ii)通过光刻成像在膜顶部上施加图案化掩模；以及(iii)对掩模有选择性地蚀刻膜。
[0015]图1示出了根据本公开的方面的除其他特征之外的具有开口的衬底及相应的制造工艺的俯视图。图2示出了沿着线2
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2截取的图1的结构的截面图。更具体地并且参考图1和图2，结构10包括半导体层12、14。在实施例中，半导体层12、14可以由单晶硅构成；但是本文也预期其他材料。例如，半导体层14可以是电阻率大于或等于1kOhm
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cm的高电阻率体硅晶片。其他材料可以包括但不限于SiC、GaAs、InAs、InP和其他III/V或II/VI族化合物半导体。
[0016]在半导体层12、14之间设置半导体层16。在实施例中，使用半导体层14作为生长籽晶，在半导体层14上方外延生长半导体层16，并且使用半导体层16作为生长籽晶，在半导体层16上方外延生长半导体层12。半导体层16可以由SiGe或对半导体层12、14(例如，硅)具有蚀刻选择性的其他材料构成。如在本文中使用的，术语“选择性”针对材料去除工艺(例如，蚀刻)使用，通过适当的蚀刻剂选择，目标材料的材料去除速率(即，蚀刻速率)大于被执行材料去除工艺的至少另一材料的去除速率。
[0017]在实施例中，半导体层16可以由SiGe构成，SiGe包括使得蚀刻速率能够高于硅的一定百分比的Ge。在另外的实施例中，半导体层16可以具有小于或等于50纳米的厚度t1；而半导体层12可以具有小于或等于500纳米的厚度，使得半导体层16的顶表面与半导体层16的顶表面11间隔开小于或等于500纳米的距离；但是本文也预期其他尺寸。
[0018]仍参考图1和图2，在衬底内设置深沟槽隔离结构18，该深沟槽隔离结构18在半导体层12、14、16内延伸。更具体地，深沟槽隔离结构18从半导体层12的顶表面11延伸穿过半导体层12、半导体层16并透到半导体层14中的较浅深度。深沟槽隔离结构18围绕半导体层12的一部分，以限定可以在前段制程(FEOL)器件(例如，异质结双极型晶体管(HBT))中使用的器件区域19。
[0019]深沟槽隔离结构18可以通过本领域技术人员公知的常规光刻、蚀刻和沉积方法来形成。例如，使形成在半导体层12上方的抗蚀剂暴露于能量(光)下以形成图案(开口)。将使用具有选择性化学作用的蚀刻工艺(例如，反应离子蚀刻(RIE))，通过抗蚀剂的开口在半导
体层12、14、16中形成一个或多个沟槽。在通过氧灰化工艺或其他已知的剥离剂去除抗蚀剂之后，绝缘体材料(例如，SiO2)可以通过任何常规沉积工艺(例如化学气相沉积(CVD)、原子层沉积(ALD)，热氧化等工艺)沉积在沟槽内。可以通过常规化学机械抛光(CMP)工艺去除半导体层12的表面上的任何残留材料。
[0020]图1和图2还示出了形成在器件区域19内的开口22。开口22延伸到半导体层16。在替代实施例中，开口22可以部分地穿透半导体层16。在另外的替代实施例中，开口22可以完全穿透半导体层16并进入下面的半导体层14。在这些情况中的任一种中，都将暴露半导体层16以便以后去除。
[0021]在实施例中，为了形成开口22，在半导体层12的顶表面11和深沟槽隔离结构18上本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种结构，包括：第一半导体层，其包括器件区域；第二半导体层，其位于所述第一半导体层下方；导电材料层，其位于所述第一半导体层和所述第二半导体层之间；至少一个接触，其延伸到所述导电材料层并与所述导电材料层接触；以及器件，其位于所述导电材料层上方的所述器件区域中。2.根据权利要求1所述的结构，进一步包括围绕所述器件区域的深沟槽隔离结构。3.根据权利要求2所述的结构，其中，所述导电材料是在异质结双极型晶体管的子集电极区和集电极区内延伸的金属材料。4.根据权利要求3所述的结构，其中，所述金属材料是Al、Co、Ni、Pt、Ta、W和TiN中的一种。5.根据权利要求3所述的结构，其中，所述子集电极区和所述集电极区位于所述第一半导体层内。6.根据权利要求3所述的结构，其中，所述至少一个接触延伸穿过所述第一半导体层。7.根据权利要求6所述的结构，其中，所述至少一个接触是所述异质结双极型晶体管的集电极接触。8.根据权利要求7所述的结构，其中，所述集电极接触位于所述异质结双极型晶体管和所述深沟槽隔离结构之间。9.根据权利要求8所述的结构，其中，所述集电极接触位于浅沟槽隔离结构和所述深沟槽隔离结构之间。10.根据权利要求1所述的结构，其中，所述导电材料层由所述第一半导体层、所述第二半导体层和深沟槽隔离结构界定。11.一种结构，包括：第一半导体层；第二半导体层，其位于所述第一半导体层下方；深沟槽隔离结构，其延伸穿过所述第一半导体层和所述第二半导体层并限定器件区域；晶体管，其位于所述器件区域内；导电材料层...

【专利技术属性】
技术研发人员：H，
申请(专利权)人：格芯美国集成电路科技有限公司，
类型：发明
国别省市：