集成式组合件以及形成集成式组合件的方法技术

本申请涉及集成式组合件以及形成集成式组合件的方法。一些实施例包含一种具有第一层面及第一层面上方的第二层面的集成式组合件。所述第一层面具有第一存储器单元层级，且所述第二层面具有第二存储器单元层级。一对单元材料柱穿过所述第一和第二层面。存储器单元沿着所述第一和第二存储器单元层级。所述单元材料柱为第一柱和第二柱。中间层级在所述第一层面与所述第二层面之间。所述中间层级包含在所述第一柱与所述第二柱之间的区域。所述区域包含邻近于所述第一柱的第一区段、邻近于所述第二柱的第二区段和在所述第一区段与所述第二区段之间的第三区段。所述第一和第二区段包含第一组合物，且所述第三区段包含不同于所述第一组合物的第二组合物。组合物的第二组合物。组合物的第二组合物。

【技术实现步骤摘要】
集成式组合件以及形成集成式组合件的方法


[0001]本专利技术涉及集成式组合件(例如，含NAND组合件)以及形成集成式组合件的方法。

技术介绍

[0002]存储器为电子系统提供数据存储。快闪存储器是一种类型的存储器，且大量用于现代计算机和装置中。举例来说，现代个人计算机可将BIOS存储在快闪存储器芯片上。作为另一实例，越来越常见的是，计算机和其它装置利用固态驱动器中的快闪存储器来替代常规硬盘驱动器。作为又一实例，快闪存储器在无线电子装置中普及，这是因为快闪存储器使得制造商能够在新的通信协议变得标准化时支持所述新的通信协议，且使得制造商能够提供针对增强特征远程升级装置的能力。
[0003]NAND可以是快闪存储器的基本架构，且可经配置以包括竖直堆叠的存储器单元。
[0004]在具体地描述NAND之前，可能有帮助的是更一般地描述集成式布置内的存储器阵列的关系。图1示出包含以下各项的现有技术装置1000的框图：存储器阵列1002，其具有布置成行和列的多个存储器单元1003；以及存取线1004(例如，用以传导信号WL0到WLm的字线)；和第一数据线1006(例如，用以传导信号BL0到BLn的位线)。存取线1004和第一数据线1006可用于将信息传输到存储器单元1003及从其传输信息。行解码器1007和列解码器1008对地址线1009上的地址信号A0到AX进行解码，以确定要存取存储器单元1003中的哪些存储器单元。感测放大器电路1015用于确定从存储器单元1003读取的信息的值。I/O电路1017在存储器阵列1002与输入/输出(I/O)线1005之间传送信息的值。I/O线1005上的信号DQ0到DQN可表示从存储器单元1003读取或待写入到存储器单元1003中的信息的值。其它装置可通过I/O线1005、地址线1009或控制线1020与装置1000通信。存储器控制单元1018用于控制待对存储器单元1003执行的存储器操作，并且利用控制线1020上的信号。装置1000可分别在第一供应线1030和第二供应线1032上接收供应电压信号Vcc和Vss。装置1000包含选择电路1040和输入/输出(I/O)电路1017。选择电路1040可经由I/O电路1017对信号CSEL1到CSELn作出响应，以选择第一数据线1006和第二数据线1013上的可表示待从存储器单元1003读取或待编程到存储器单元1003中的信息的值的信号。列解码器1008可基于地址线1009上的A0到AX地址信号来选择性地激活CSEL1到CSELn信号。选择电路1040可选择第一数据线1006和第二数据线1013上的信号，以在读取和编程操作期间提供存储器阵列1002与I/O电路1017之间的通信。
[0005]图1的存储器阵列1002可以是NAND存储器阵列，且图2示出可用于图1的存储器阵列1002的三维NAND存储器装置200的框图。装置200包括多串电荷存储装置。在第一方向(Z
‑
Z')上，每串电荷存储装置可包括例如堆叠在彼此上方的三十二个电荷存储装置，其中每个电荷存储装置对应于例如三十二层(例如，Tier0到Tier31)中的一个。相应串的电荷存储装置可共享共同沟道区域，例如形成在相应半导体材料(例如，多晶硅)柱中的共同沟道区域，所述串的电荷存储装置围绕所述半导体材料柱形成。在第二方向(X
‑
X')上，多个串中的每个第一群组，例如十六个第一群组可包括例如共享多个(例如，三十二个)存取线(即，“全局
控制栅极(CG)线”，也被称为字线WL)的八个串。存取线中的每一个可耦合层内的电荷存储装置。当每个电荷存储装置包括能够存储两个信息位的单元时，由相同存取线耦合(且因此对应于相同层)的电荷存储装置可被逻辑分组成例如两页，例如P0/P32、P1/P33、P2/P34等。在第三方向(Y
‑
Y')上，多个串中的每个第二群组，例如八个第二群组可包括由八个数据线中的对应一个耦合的十六个串。存储器块的大小可包括1,024页，且总共约16MB(例如，16字线
×
32层
×
2位＝1,024页/块，块大小＝1,024页
×
16KB/页＝16MB)。串、层、存取线、数据线、第一群组、第二群组和/或页的数目可比图2中所示出的那些数目更大或更小。
[0006]图3示出图2的3D NAND存储器装置200的存储器块300在X
‑
X'方向上的横截面图，所述存储器块包含相对于图2描述的串的十六个第一群组中的一个第一群组中的十五串电荷存储装置。多串存储器块300可分组成多个子集310、320、330(例如拼片列)，例如拼片列
I
、拼片列
j
和拼片列
K
，其中每个子集(例如拼片列)包括存储器块300的“部分块”。全局漏极侧选择栅极(SGD)线340可耦合到多个串的SGD。例如，全局SGD线340可经由多个(例如，三个)子SGD驱动器332、334、336中的对应子SGD驱动器耦合到多个(例如，三个)子SGD线342、344、346，其中每个子SGD线对应于相应子集(例如，拼片列)。子SGD驱动器332、334、336中的每一个可独立于其它部分块的串的SGD而同时耦合或切断对应部分块(例如拼片列)的串的SGD。全局源极侧选择栅极(SGS)线360可耦合到多个串的SGS。例如，全局SGS线360可经由多个子SGS驱动器322、324、326中的对应子SGS驱动器耦合到多个子SGS线362、364、366，其中每个子SGS线对应于相应子集(例如，拼片列)。子SGS驱动器322、324、326中的每一个可独立于其它部分块的串的SGS而同时耦合或切断对应部分块(例如，拼片列)的串的SGS。全局存取线(例如，全局CG线)350可耦合对应于多个串中的每一个的相应层的电荷存储装置。每个全局CG线(例如，全局CG线350)可经由多个子串驱动器312、314和316中的对应子串驱动器耦合到多个子存取线(例如，子CG线)352、354、356。子串驱动器中的每一个可独立于其它部分块和/或其它层的电荷存储装置而同时耦合或切断对应于相应部分块和/或层的电荷存储装置。对应于相应子集(例如，部分块)和相应层的电荷存储装置可包括“部分层”(例如，单个“拼片”)的电荷存储装置。对应于相应子集(例如，部分块)的串可耦合到子源372、374和376(例如，“拼片源”)中的对应子源，其中每个子源耦合到相应电源。
[0007]替代地，参考图4的示意图示描述NAND存储器装置200。
[0008]存储器阵列200包含字线2021到202
N
，以及位线2281到228
M
。
[0009]存储器阵列200还包含NAND串2061到206
M
。每个NAND串包含电荷存储晶体管2081到208
N
。电荷存储晶体管可使用浮动栅极材料(例如，多晶硅)来存储电荷，或可使用电荷俘获材料本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种形成组合件的方法，其包括：形成交替的第一层和第二层的第一堆叠；所述第一层和所述第二层分别包括第一材料和绝缘第二材料；所述第一层中的一个为最上第一层；所述第二层中的一个为最上第二层，且在所述最上第一层上方；形成延伸穿过所述第一堆叠的一对第一开口；使所述最上第一层的所述第一材料从所述第一开口的侧壁凹进以形成延伸到所述最上第一层中的空腔；沿着横截面，所述第一材料的区域在所述一对的所述第一开口之间的区域中的所述空腔之间；在所述空腔内形成第一插塞材料；所述第一开口的上部区域延伸穿过所述最上第一层和所述最上第二层且具有包括所述最上第二层的所述第二材料和所述空腔内的所述第一插塞材料两者的侧壁；在所述第一开口的所述上部区域内形成第二插塞材料；在所述第一堆叠上方和所述第二插塞材料上方形成交替的第三层和第四层的第二堆叠；所述第三层和所述第四层分别包括第三材料和绝缘第四材料；形成延伸穿过所述第二堆叠到所述第二插塞材料的一对第二开口；使所述第二开口延伸穿过所述第二插塞材料；所述延伸的第二开口与所述第一开口接合以形成延伸穿过所述第一堆叠和所述第二堆叠的柱开口；在所述柱开口内形成沟道材料柱；以及用一或多种导电材料替换所述第一材料和所述第三材料中的至少一些。2.根据权利要求1所述的方法，其中所述第一材料和所述第三材料包括氮化硅。3.根据权利要求1所述的方法，其中所述绝缘第二材料是与所述绝缘第四材料相同的组合物；并且其中所述相同的组合物包括二氧化硅。4.根据权利要求1所述的方法，其进一步包括在形成所述沟道材料柱之前在所述柱开口内形成单元材料；所述单元材料包含电荷存储材料、电荷阻挡材料和隧穿材料。5.根据权利要求4所述的方法，其中所述单元材料还包含介电阻隔材料。6.根据权利要求1所述的方法，其中所述第一插塞材料包括金属。7.根据权利要求1所述的方法，其中所述第一插塞材料包括Ti、W、Co、Ni、Nb、Ta、Mo、Hf、Zr、Mg、Al、Fe和PT中的一或多个。8.根据权利要求1所述的方法，其中所述第一插塞材料包括TiN和WN中的一个或两个，其中化学式指示主要成分而非特定化学计量。9.根据权利要求1所述的方法，其中所述第一插塞材料包括金属氧化物、金属氮化物、金属碳化物、金属硼化物和金属硅化物中的一或多个。10.根据权利要求1所述的方法，其中所述第一插塞材料包括半导体材料。11.根据权利要求1所述的方法，其中所述第一插塞材料包括半导体氧化物。12.根据权利要求1所述的方法，其中所述第一插塞材料包括硅。13.根据权利要求12所述的方法，其中所述硅是导电掺杂的。14.根据权利要求12所述的方法，其中所述硅不是导电掺杂的。15.根据权利要求1所述的方法，其进一步包括：在所述第一开口内形成填充材料；
去除所述填充材料的上部部分以重新打开所述第一开口的所述上部区域；以及使蚀刻剂流动到所述第一开口的重新打开的上部区域中以用于使所述最上第一层的所述第一材料凹进。16.根据权利要求15所述的方法，其中所述填充材料包括硅。17.根据权利要求15所述的方法，其中所述第二开口与所述第一开口的接合包括使所述第二开口延伸穿过所述填充材料。18.一种集成式组合件，其包括：第一层面，其具有第一存储器单元层级；第二层面，其在所述第一层面上方，所述第二层面具有第二存储器单元层级；一对单元材料柱，其穿过所述第一层面和所述第二层面；存储器单元沿着所述第一存储器单元层级和所述第二存储器单元层级且包括所述单元材料柱的区域；所述单元材料柱为第一柱和第二柱；以及中间层级，其在所述第一层面与所述第二层面之间；沿着横截面，所述中间层级包括所述第一柱与所述第二柱之间的区域；所述区域包含邻近于所述第一柱的第一区段、邻近于所述第二柱的第二区段和在所述第一区段与所述第二区段之间的第三区段；所述第一区段与所述第二区段包括第一组合物，且所述第三区段包括不同于所述第一组合物的第二组合物。19.根据权利要求18所述的集成式组合件，其中第四区段在所述第一区段与所述第一柱之间。20.根据权利要求19所述的集成式组合件，其中所述第二区段直接抵靠所述第二柱。21.根据权利要求19所述的集成式组合件，其中所述第四区段包括其中...

【专利技术属性】
技术研发人员：J，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：