扫描测试装置与扫描测试方法制造方法及图纸

本案涉及扫描测试装置与扫描测试方法。该扫描测试装置包含扫描正反器电路与时钟门控电路。扫描正反器电路用以根据一扫描时钟信号接收一扫描输入信号并输出接收到的该扫描输入信号为一测试信号。时钟门控电路用以根据该测试信号中的一预定位与一扫描致能信号选择性地遮蔽该扫描时钟信号，以产生用于测试至少一核心电路的一测试时钟信号。一核心电路的一测试时钟信号。一核心电路的一测试时钟信号。

【技术实现步骤摘要】
扫描测试装置与扫描测试方法


[0001]本案是关于集成电路的测试，更明确地说，是关于共用扫描时钟信号的扫描测试装置与方法。

技术介绍

[0002]在集成电路测试中，若待测电路的接脚数不足，多个待测电路可能需要共用同一个扫描时钟信号。在此条件下，需先确认多个待测电路的电路行为之间是否存在有时序冲突，导致测试效率降低。另外，若多个待测电路之间存在有时序冲突时，需要增加测试式样(test pattern)的数量以排除这些冲突。如此，将导致测试成本增加。

技术实现思路

[0003]在一些实施例中，扫描测试装置包含扫描正反器电路与时钟门控(clock gating)电路。扫描正反器电路用以根据一扫描时钟信号接收一扫描输入信号并输出接收到的该扫描输入信号为一测试信号。时钟门控电路用以根据该测试信号中的一预定位与一扫描致能信号选择性地遮蔽(mask)该扫描时钟信号，以产生用于测试至少一核心电路的一测试时钟信号。
[0004]在一些实施例中，扫描测试方法包含下列操作：根据一扫描时钟信号接收一扫描输入信号并输出接收到的该扫描输入信号为一测试信号；以及根据该测试信号中的一预定位与一扫描致能信号选择性地遮蔽该扫描时钟信号，以产生用于测试至少一核心电路的一测试时钟信号。
[0005]有关本案的特征、实际操作与功效，兹配合附图作详细说明如下。
附图说明
[0006]图1为根据本案一些实施例示出一种测试系统的示意图；
[0007]图2为根据本案一些实施例示出图1的扫描测试装置的示意图；r/>[0008]图3为根据本案一些实施例示出图2的扫描测试装置与图1的扫描链电路的部分连接关系示意图以及图1与/或图2的扫描输入信号、扫描时钟信号、扫描致能信号的波形图；以及
[0009]图4为根据本案一些实施例示出一种扫描测试方法的流程图。
具体实施方式
[0010]本文所使用的所有词汇具有其通常的含义。上述的词汇在普遍常用的字典中的定义，在本案的内容中包含任一在此讨论的词汇的使用例子仅为示例，不应限制到本案的范围与含义。同样地，本案亦不仅以在此说明书所示出的各种实施例为限。
[0011]关于本文中所使用的『耦接』或『连接』，均可指二或多个组件相互直接作实体或电性接触，或是相互间接作实体或电性接触，亦可指二或多个组件相互操作或动作。如本文所
用，用语『电路系统(circuitry)』可为由至少一电路(circuit)所形成的单一系统，且用语『电路』可为由至少一个晶体管与/或至少一个主被动组件按一定方式连接以处理信号的装置。
[0012]如本文所用，用语『与/或』包含了列出的关联项目中的一个或多个的任何组合。在本文中，使用第一、第二与第三等等的词汇，是用于描述并辨别各个组件。因此，在本文中的第一组件也可被称为第二组件，而不脱离本案的本意。为易于理解，在各附图中的类似组件将被指定为相同标号。
[0013]图1为根据本案一些实施例示出一种测试系统100的示意图。测试系统100包含机台120与待测电路系统140。在一些实施例中，机台120可为自动测试式样产生机(automatic test pattern generator)。机台120耦接至待测电路系统140。机台120可输出扫描输入信号SI与扫描时钟信号CKS至待测电路系统140。待测电路系统140响应于扫描输入信号SI以及扫描时钟信号CKS产生多种输出结果SO。机台120可获取该些输出结果SO，并分析该些获取输出结果SO以确认待测电路系统140中的电路的操作是否正确。
[0014]在一些实施例中，待测电路系统140包含扫描测试(scan test)装置141A、扫描测试装置141B以及多个核心(core)电路142与143，其中核心电路142为第一待测电路，且核心电路143为第二待测电路。扫描测试装置141A根据扫描时钟信号CKS接收扫描输入信号SI，并根据扫描输入信号SI中的一预定位(例如为图3中的位d[n])决定是否遮蔽扫描时钟信号CKS，以产生用于测试核心电路142的测试时钟信号CKT。基于类似操作，扫描测试装置141B可根据扫描时钟信号CKS接收扫描输入信号SI，并根据扫描输入信号SI中的一预定位决定是否遮蔽扫描时钟信号CKS，以产生用于测试核心电路143的测试时钟信号CKT。
[0015]核心电路142与核心电路143中每一者可包含具有不同设计的至少一功能性电路。例如，核心电路142包含两组扫描多任务器电路144以及扫描链电路145，其中第一组电路用于测试第一功能性电路(未示出)，且第二组电路用于测试第二功能性电路(未示出)。响应于具有第一逻辑值的扫描模式信号SM，扫描多任务器电路144输出功能性时钟信号给后续电路，以使核心电路142与核心电路143执行预定操作。应当理解，针对不同电路设计，功能性时钟信号可为不同。例如，在核心电路142中，第一组电路中的扫描多任务器电路144接收功能性时钟信号FCK1，且第二组电路中的扫描多任务器电路144接收功能性时钟信号FCK2。响应于具有第二逻辑值的扫描模式信号SM，扫描多任务器电路144输出测试时钟信号CKT给后续电路，以使核心电路142进入扫描测试。在此条件下，扫描链电路145将根据扫描输入信号SI以及测试时钟信号CKT产生前述的输出结果SO，以供机台120验证核心电路142的操作是否正确。在一些实施例中，扫描测试装置141A可传输扫描输入信号SI至核心电路142中的各个扫描链电路145。
[0016]核心电路143耦接至机台120，以接收扫描时钟信号CKS与另一扫描输入信号SI。类似于核心电路142，核心电路143包含一组用于扫描测试的扫描多任务器电路144以及扫描链电路145，其用以测试第三功能性电路(未示出)。基于前述的类似操作，扫描多任务器电路144可根据扫描模式信号SM选择性地输出测试时钟信号CKT或功能性时钟信号FCK3给后续电路，以使核心电路143执行预定操作或是进入扫描测试。在一些实施例中，扫描测试装置141B可传输扫描输入信号SI至核心电路143中的各个扫描链电路145。
[0017]图1中的核心电路的数量仅用于示例，且本案并不以此为限。在实际应用中，待测
的核心电路的数量可为一或多个。在一些实施例中，测试系统100可适用于基于核封装的测试流程(core wrapper flow)。上述关于机台120、核心电路142以及核心电路143之间的设置方式用于示例，且本案并不以此为限。举例来说，在另一些应用中，依据扫描链电路的不同设置方式，扫描测试装置141A可传送扫描输入信号SI至扫描测试装置141B。
[0018]在一些相关技术中，若是待测电路用于测试的接脚的个数过少，多个待测电路需共用同一扫描时钟信号。在此情形下，机台在产生扫描输入信号前还需要确认各个待测电路的时序(clocking)是否会有冲突。如此，将导致测试效率较低。另外，若是多个待测电路的时序出现冲突，机台需要错开这些待测电路的时序以避免冲突。如此，将导本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种扫描测试装置，包含：一扫描正反器电路，用以根据一扫描时钟信号接收一扫描输入信号并输出接收到的该扫描输入信号为一测试信号；以及一时钟门控电路，用以根据该测试信号中的一预定位与一扫描致能信号选择性地遮蔽该扫描时钟信号，以产生用于测试至少一核心电路的一测试时钟信号。2.根据权利要求1所述的扫描测试装置，其中该扫描正反器电路用以在该扫描致能信号的一移位期间内接收该扫描输入信号中的一测试式样与该预定位，以输出该测试信号。3.根据权利要求2所述的扫描测试装置，其中该预定位设定于在该测试式样之后。4.根据权利要求1所述的扫描测试装置，其中该时钟门控电路包含：一或门，用以根据该预定位与该扫描致能信号输出一控制信号；以及一门控电路，用以根据该控制信号选择性地遮蔽该扫描时钟信号，以产生该测试时钟信号。5.根据权利要求1所述的扫描测试装置，其中该时钟门控电路用以在该扫描致能信号的一获取期间内根据该预定位选择性地遮蔽该扫描时钟信号，以输出该测试时钟信号。6.根据权利要求1所述的扫描测试装置，其中该扫描正反器...

【专利技术属性】
技术研发人员：陈柏霖，
申请(专利权)人：瑞昱半导体股份有限公司，
类型：发明
国别省市：