形成半导体器件的方法技术

方法包括：蚀刻晶圆中的硅层，以在第一器件区域中形成第一沟槽，并且在第二器件区域中形成第二沟槽；对硅层实施预清洁工艺；对晶圆实施烘烤工艺；以及实施外延工艺以分别在第一沟槽和第二沟槽中形成第一硅锗区域和第二硅锗区域。第一硅锗区域和第二硅锗区域的负载在约5nm至约30nm之间的范围内。本申请的实施例还涉及形成半导体器件的方法。还涉及形成半导体器件的方法。还涉及形成半导体器件的方法。

【技术实现步骤摘要】
形成半导体器件的方法


[0001]本申请的实施例涉及形成半导体器件的方法。

技术介绍

[0002]在集成电路的形成中，可以图案化半导体区域以形成半导体鳍，该半导体鳍用于形成鳍式场效应晶体管(FinFET)。半导体区域可以包括硅区域或硅锗区域。为了减少芯片面积上的浪费和性能下降，需要使硅区域或硅锗区域的界面清晰且过渡区域最小。另外，需要较好地控制半导体鳍的高度。

技术实现思路

[0003]本申请的一些实施例提供了一种形成半导体器件的方法，包括：蚀刻晶圆中的硅层，以在第一器件区域中形成第一沟槽，并且在第二器件区域中形成第二沟槽；对所述硅层实施预清洁工艺；对所述晶圆实施烘烤工艺；以及实施外延工艺以分别在所述第一沟槽和所述第二沟槽中形成第一硅锗区域和第二硅锗区域，其中，所述第一硅锗区域和所述第二硅锗区域的负载在5nm至30nm之间的范围内。
[0004]本申请的另一些实施例提供了一种形成半导体器件的方法，包括：实施第一外延工艺以在半导体晶圆上沉积硅层，其中，所述半导体晶圆包括输入/输出(IO)器件区域、逻辑器件区域，以及存储器器件区域；蚀刻所述硅层以形成延伸到所述硅层中的第一沟槽、第二沟槽和第三沟槽，其中，所述第一沟槽、所述第二沟槽和所述第三沟槽分别位于所述输入/输出器件区域、所述逻辑器件区域和所述存储器器件区域中；以及实施第二外延工艺以分别在所述第一沟槽、所述第二沟槽和所述第三沟槽中形成第一硅锗区域、第二硅锗区域和第三硅锗区域，其中，所述第一硅锗区域的第一顶面低于所述第二硅锗区域的第二顶面第一高度差，并且所述第二硅锗区域的第二顶面低于所述第三硅锗区域的第三顶面第二高度差。
[0005]本申请的又一些实施例提供了一种形成半导体器件的方法，包括：在硅层上方形成图案化的外延掩模；蚀刻所述硅层以形成延伸到所述硅层中的第一沟槽和第二沟槽；实施外延工艺以分别在所述第一沟槽和所述第二沟槽中形成第一硅锗区域和第二硅锗区域，其中，所述第一硅锗区域的第一顶面比所述第二硅锗区域的第二顶面低高度差；以及实施平坦化工艺以去除所述图案化的外延掩模以及所述第一硅锗区域和所述第二硅锗区域的顶部，其中，在所述平坦化工艺中，所述第一硅锗区域的第一抛光速率比所述第二硅锗区域的第二抛光速率小抛光速率差，并且其中在完全去除所述图案化的外延掩模并且暴露所述硅层的第三顶面时，通过所述抛光速率差来完全补偿所述高度差。
附图说明
[0006]当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的
尺寸可以任意地增大或减小。
[0007]图1至图17示出了根据一些实施例的在外延区域和鳍式场效应晶体管(FinFET)的形成中的中间阶段的截面图。
[0008]图18示出了根据一些实施例的用于形成外延区域和FinFET的工艺流程。
具体实施方式
[0009]以下公开内容提供了许多用于实现本专利技术的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0010]而且，为便于描述，在此可以使用诸如“在
…
之下”、“在
…
下方”、“下部”、“在
…
之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
[0011]提供了全应变沟道(FSC)及其形成方法。根据一些实施例，FSC包括P型全应变沟道(PFSC)。本公开的概念还可以应用于N型全应变沟道(NFSC)的形成。根据本公开的一些实施例，蚀刻半导体衬底以形成沟槽，并且在沟槽中外延生长外延区域。可以有意地将诸如输入/输出(IO)器件区域、逻辑器件区域、静态随机存取存储器(SRAM)器件区域的不同区域中的外延区域的顶面形成为处于不同的层级。这可以补偿不同器件区域中抛光速率的差异，并改善不同器件区域中外延区域的共面性。同样，外延区域的轮廓(例如，顶角圆化和底角圆化)受到控制，以减少硅或硅锗进入不属于它们的鳍的不良侵害。本文讨论的实施例将提供示例，以使得能够进行或使用本公开的主题，并且本领域普通技术人员将容易理解可以进行的修改，同时保持在不同实施例的预期范围内。贯穿各个视图和说明性实施例，相同的参考标号用于指示相同的元件。尽管方法实施例可以被讨论为以特定顺序实施，但是其它方法实施例可以以任何逻辑顺序实施。
[0012]图1至图17示出了根据本公开的一些实施例的在外延区域和鳍式场效应晶体管(FinFET)的形成中的中间阶段的截面图。相应的工艺也示意性地反映在图18所示的工艺流程中。
[0013]图1示出了初始结构的立体图。初始结构包括晶圆10，晶圆10进一步包括衬底20。衬底20可以是半导体衬底，其可以由硅衬底、硅锗衬底或由其它半导体材料形成的衬底形成或包括硅衬底、硅锗衬底或由其它半导体材料形成的衬底，其它半导体材料包括但不限于III
‑
V族化合物半导体，诸如GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP等。衬底20的顶面可以具有(100)表面平面。衬底20可以掺杂有p型或n型杂质。
[0014]根据一些实施例，晶圆10包括多个器件区域。例如，图1示出了第一器件区域、第二器件区域和第三器件区域。多个器件区域可以用于形成不同的功能电路，包括但不限于输
入/输出(IO)电路、逻辑电路(也称为核心电路)、存储电路等。不同的功能电路可能具有不同的要求和不同的规格，因此，这些功能电路中的所得器件(诸如晶体管)将彼此不同。例如，不同功能电路中的器件的密度和尺寸可以彼此不同。根据一些实施例，IO器件区域、逻辑器件区域和静态随机存取存储器(SRAM)区域被用作示例来解释本公开的概念。因此，根据一些实施例，晶圆10可以包括IO区域100IO、逻辑区域100L和SRAM区域100S。应当理解，用于其它类型的器件的外延区域的形成也在本公开的范围内。根据一些实施例，假定形成在IO器件区域100IO中的第一外延区域(图10中的52A)大于且宽于形成在IO器件区域100IO中的第二外延区域(图10中的52B)，形成在IO器件区域100IO中的第二外延区域进一步大于且宽于IO器件区域100IO中的第三外延区域(图10中的52C)。
[0015]进一步本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种形成半导体器件的方法，包括：蚀刻晶圆中的硅层，以在第一器件区域中形成第一沟槽，并且在第二器件区域中形成第二沟槽；对所述硅层实施预清洁工艺；对所述晶圆实施烘烤工艺；以及实施外延工艺以分别在所述第一沟槽和所述第二沟槽中形成第一硅锗区域和第二硅锗区域，其中，所述第一硅锗区域和所述第二硅锗区域的负载在5nm至30nm之间的范围内。2.根据权利要求1所述的方法，其中，所述第一硅锗区域和所述第二硅锗区域中的每个具有在5nm至10nm之间的范围内的顶角圆化，以及在约10nm至约20nm之间的范围内的底角圆化。3.根据权利要求1所述的方法，其中，所述预清洁工艺在包含氟化氢和氢气(H2)的环境中实施。4.根据权利要求1所述的方法，其中，所述预清洁工艺在包括三氟化氮(NF3)、氨气(NH3)、氩气和氢气(H2)的环境中实施。5.根据权利要求1所述的方法，其中，所述烘烤工艺在750℃至950℃之间的范围内的温度下实施。6.根据权利要求1所述的方法，还包括，实施多个实验，每个实验包括蚀刻所述硅层和所述外延工艺，并在所述多个实验的外延工艺中使用不同的温度，以确定用于实现范围在5nm至30nm之间的负载的最佳温度。7.根据权利要求1所述的方法，还包括，实施多个实验，每个实验包括在所述硅层上方形成外延掩模，其中所述多个实验中的外延掩模具有不同的厚度，并且其中实施所述多个实验以确定用于实现范围在5nm至30nm之间的负载的所述外延掩模的最佳厚度。8.根据权利要求7所述的方法，其中，使用不同的温度进行外延工艺来实施多个...

【专利技术属性】
技术研发人员：沙哈吉，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：