半导体器件及其形成方法技术

一种半导体器件及其形成方法，包括：提供基底，基底上具有若干分立排布的沟道柱，沟道柱包括真沟道柱与伪沟道柱；在基底表面、沟道柱的侧壁和顶部上形成牺牲层；在牺牲层上形成图形化层，暴露出伪沟道柱侧壁和顶部的牺牲层以及位于真沟道柱与伪沟道柱之间的基底上的部分牺牲层；形成图形化层之后，去除暴露出的牺牲层以及位于牺牲层底部的伪沟道柱，至暴露出基底表面。本发明专利技术的形成方法可以提升沟道栅极环绕结构鳍式场效应晶体管的性能。极环绕结构鳍式场效应晶体管的性能。极环绕结构鳍式场效应晶体管的性能。

【技术实现步骤摘要】
半导体器件及其形成方法


[0001]本专利技术涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。

技术介绍

[0002]鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，它一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁的栅极结构，位于栅极结构两侧的鳍部中的源漏掺杂区。在传统平面式的金属-氧化物半导体场效应晶体管结构中，控制电流通过的闸门，只能在闸门的一侧控制电路的接通与断开，属于平面的架构；而在FinFET的架构中，闸门成类似鱼鳍的叉状3D架构，可于电路两侧控制电路的接通与断开。这种设计使得鳍式场效应晶体管具有更强的短沟道抑制能力，可以改善电路控制并减少漏电流，缩短晶体管的栅长，具有更强的工作电流及对沟道更好的电学控制。
[0003]随着半导体技术的进一步发展，集成电路器件的尺寸越来越小，传统的鳍式场效应晶体管在进一步增大工作电流方面存在限制。具体的，由于鳍部中只有靠近顶部表面和侧壁的区域用来作为沟道区，使得鳍部中用于作为沟道区的体积较小，这对增大鳍式场效应晶体管的工作电流造成限制。因此，提出了一种沟道栅极环绕(gate-all-around，简称GAA)结构的鳍式场效应晶体管(GAA FinFET)，使得用于作为沟道区的体积增加，进一步的增大了沟道栅极环绕结构鳍式场效应晶体管的工作电流。
[0004]然而，现有技术中沟道栅极环绕结构鳍式场效应晶体管的性能有待提升。

技术实现思路

[0005]本专利技术解决的技术问题是提供一种半导体器件及其形成方法，以提升沟道栅极环绕结构鳍式场效应晶体管的性能。
[0006]为解决上述技术问题，本专利技术技术方案提供一种半导体器件的形成方法，包括：提供基底，所述基底上具有若干分立排布的沟道柱，所述沟道柱包括真沟道柱以及伪沟道柱；在所述基底表面、所述沟道柱的侧壁和顶部形成牺牲层；在所述牺牲层上形成图形化层，所述图形化层暴露出所述伪沟道柱侧壁和顶部的所述牺牲层以及位于所述真沟道柱与所述伪沟道柱之间的所述基底上的部分所述牺牲层；形成所述图形化层之后，去除暴露出的所述牺牲层以及位于所述牺牲层底部的所述伪沟道柱，暴露出所述基底表面。
[0007]可选的，所述牺牲层材料为SiN、SiOCN或SiBCN中的至少一种。
[0008]可选的，在形成所述牺牲层之前，还包括：在所述基底上形成隔离层，所述隔离层覆盖所述沟道柱的部分侧壁，所述隔离层的顶部表面低于所述沟道柱的顶部表面。
[0009]可选的，形成所述隔离层的方法包括：在所述基底上形成初始隔离层，所述初始隔离层覆盖所述真沟道柱与所述伪沟道柱；对所述初始隔离层进行平坦化处理，直至暴露出所述真沟道柱与所述伪沟道柱的顶部表面为止；在平坦化处理之后，回刻蚀部分所述初始隔离层，形成所述隔离层。
[0010]可选的，在去除暴露出的所述牺牲层以及位于所述牺牲层底部的所述伪沟道柱，
至暴露出所述基底表面之后，还包括：去除所述图形化层。
[0011]可选的，在去除所述图形化层之后，还包括：在剩余且处于所述隔离层中且表面低于所述隔离层表面的所述伪沟道柱的顶部表面形成绝缘层，所述绝缘层的顶部表面与所述隔离层的顶部表面齐平。
[0012]可选的，在形成所述绝缘层之后，还包括：去除所述真沟道柱顶部和侧壁上的所述牺牲层、以及所述基底表面的所述牺牲层。
[0013]可选的，在去除所述真沟道柱顶部和侧壁上的所述牺牲层、以及所述基底表面的所述牺牲层之后，还包括：在所述真沟道侧壁表面形成栅极结构，所述栅极结构包括第一部分和第二部分，所述第一部分包围所述真沟道柱，所述第二部分位于所述真沟道柱一侧的所述基底的表面。
[0014]可选的，所述栅极结构的第一部分包括：位于所述真沟道柱侧壁的栅介质层，位于所述栅介质层表面的功函数层，位于所述功函数层表面的栅极层；所述栅极结构的第二部分包括：位于所述基底表面的功函数层，位于功函数层表面的栅极层。
[0015]可选的，在所述真沟道柱的侧壁表面形成栅极结构之后，还包括：在所述隔离层以及所述绝缘层上形成介质层，所述介质层覆盖所述栅极结构与所述真沟道柱；在所述介质层内形成导电结构。
[0016]相应的，本专利技术还提供一种半导体器件，包括：基底；真沟道柱，位于所述基底上；隔离层，位于所述基底上，且覆盖所述真沟道柱的部分侧壁；部分伪沟道柱，位于所述基底上且位于所述隔离层内，且顶部表面低于所述隔离层的顶部表面。
[0017]可选的，还包括：绝缘层，所述绝缘层位于所述部分伪沟道柱的顶部表面，且顶部表面与所述隔离层的顶部表面齐平。
[0018]可选的，还包括：栅极结构，所述栅极结构包括第一部分和第二部分，所述第一部分包围所述真沟道柱，所述第二部分位于所述真沟道柱一侧的所述隔离层的表面。
[0019]可选的，还包括：介质层，所述介质层位于所述隔离层上，所述介质层覆盖所述栅极结构与所述真沟道柱。
[0020]可选的，所述基底包括：衬底和位于所述衬底上的源掺杂层。
[0021]与现有技术相比，本专利技术的技术方案具有以下有益效果：
[0022]在基底上形成若干分立排布的沟道柱，其中沟道柱包括真沟道柱以及与所述真沟道柱相邻的伪沟道柱，在基底以及沟道柱的侧壁和顶部上形成牺牲层，在牺牲层上形成图形化层，利用图形化层将伪沟道柱侧壁和顶部上的牺牲层以及真沟道柱与伪沟道柱之间的部分基底上的牺牲层给暴露出来，将暴露出来的牺牲层以及位于牺牲层底部的伪沟道柱去除掉，使得真沟道柱周围的工艺空间变大，这样在真沟道柱侧壁上形成栅极结构的时候，可以更好的控制栅极结构的形成高度，提高栅极结构高度的均匀性，且为后续的连线提供空间，减小工艺难度；同时在形成图形化层之前，在基底以及沟道柱的侧壁和顶部上形成牺牲层，图形化层只是将伪沟道柱侧壁和顶部的牺牲层以及位于真沟道柱与伪沟道柱之间的所述基底上的部分所述牺牲层暴露出来，这样在去除暴露出来的牺牲层以及位于牺牲层底部的伪沟道柱的过程中，牺牲层能够保护真沟道柱的顶部和侧壁表面以及真沟道柱周围的部分基底的表面不受到损伤，从而使得形成的半导体器件的性能和质量得到提高。
[0023]进一步，形成所述隔离层的方法包括：在所述源掺杂层上形成初始隔离层，所述初
始隔离层覆盖所述真沟道柱与伪沟道柱；对所述初始隔离层进行平坦化处理，直至暴露出所述真沟道柱与所述伪沟道柱的顶部表面；在平坦化处理之后，刻蚀部分初始隔离层，形成隔离层，由于所述基底上具有伪沟道柱，在刻蚀部分初始隔离层形成所述隔离层时，所述隔离层的厚度均匀性更好，这是因为由于所述伪沟道柱的存在，所述伪沟道和所述真沟道柱周围的工艺环境相近，从而工艺环境对隔离层的影响作用大致相同，这样更便于形成厚度均匀的所述隔离层，从而使得器件性能的均匀度得到提高。
附图说明
[0024]图1至图4是一实施例中半导体器件的剖面结构示意图；
[0025]图5至16是本专利技术实施例中半导体器件形成过程的剖面结构示意图。
具体实施方式
...

【技术保护点】

【技术特征摘要】
1.一种半导体器件的形成方法，其特征在于，包括：提供基底，所述基底上具有若干分立排布的沟道柱，所述沟道柱包括真沟道柱以及伪沟道柱；在所述基底表面、所述沟道柱的侧壁和顶部形成牺牲层；在所述牺牲层上形成图形化层，所述图形化层暴露出所述伪沟道柱侧壁和顶部的所述牺牲层以及位于所述真沟道柱与所述伪沟道柱之间的所述基底上的部分所述牺牲层；形成所述图形化层之后，去除暴露出的所述牺牲层以及位于所述牺牲层底部的所述伪沟道柱，暴露出所述基底表面。2.如权利要求1所述半导体器件的形成方法，其特征在于，所述牺牲层材料为SiN、SiOCN或SiBCN中的至少一种。3.如权利要求1所述半导体器件的形成方法，其特征在于，在形成所述牺牲层之前，还包括：在所述基底上形成隔离层，所述隔离层覆盖所述沟道柱的部分侧壁，所述隔离层的顶部表面低于所述沟道柱的顶部表面。4.如权利要求3所述半导体器件的形成方法，其特征在于，形成所述隔离层的方法包括：在所述基底上形成初始隔离层，所述初始隔离层覆盖所述真沟道柱与所述伪沟道柱；对所述初始隔离层进行平坦化处理，直至暴露出所述真沟道柱与所述伪沟道柱的顶部表面为止；在平坦化处理之后，回刻蚀部分所述初始隔离层，形成所述隔离层。5.如权利要求1所述半导体器件的形成方法，其特征在于，在去除暴露出的所述牺牲层以及位于所述牺牲层底部的所述伪沟道柱，至暴露出所述基底表面之后，还包括：去除所述图形化层。6.如权利要求5所述半导体器件的形成方法，其特征在于，在去除所述图形化层之后，还包括：在剩余且处于所述隔离层中且表面低于所述隔离层表面的所述伪沟道柱的顶部表面形成绝缘层，所述绝缘层的顶部表面与所述隔离层的顶部表面齐平。7.如权利要求6所述半导体器件的形成方法，其特征在于，在形成所述绝缘层之后，还包括：去除所述真沟道柱顶部和侧壁上的所述牺牲层、以及所述基底表面的所述...

【专利技术属性】
技术研发人员：周飞，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：