半导体器件及其小尺寸特征图形的制造方法技术

本发明专利技术涉及一种半导体器件及其小尺寸特征图形的制造方法。该方法包括：获取形成有目标层薄膜的衬底；在目标层薄膜上形成掩膜层图案和绝缘层薄膜，掩膜层图案和绝缘层薄膜之间具有拐角；通过第一刻蚀去除所述拐角位置的绝缘层薄膜从而形成第一沟槽；通过第二刻蚀蚀刻第一沟槽下方的目标层薄膜形成第二沟槽，且第二沟槽之间的目标层薄膜上保留有一定厚度的绝缘层薄膜；去除所述衬底表面的掩膜层图案和绝缘层薄膜。其中，第二刻蚀蚀刻目标层薄膜的速率大于蚀刻绝缘层薄膜的速率。本方案在光刻工艺特征尺寸有限制的条件下，可得到特征尺寸较小的第二沟槽，且形成第二沟槽的工艺简单，工艺周期短，降低了生产成本，减少了多次刻蚀工艺带来的工艺偏差。工艺带来的工艺偏差。工艺带来的工艺偏差。

【技术实现步骤摘要】
半导体器件及其小尺寸特征图形的制造方法


[0001]本专利技术涉及半导体
，特别是涉及一种半导体器件，还涉及一种半导体器件小尺寸特征图形的制造方法。

技术介绍

[0002]在半导体工艺中，光刻胶用于将掩膜板上的图形转移到目标层薄膜上，光刻工艺的特征尺寸对目标图形的目标特征尺寸起着关键的作用。随着芯片特征尺寸的不断减小，受到光刻机台、生产成本等的限制，使得光刻工艺的特征尺寸已无法满足小尺寸的要求，需用到自对准双重成像工艺。
[0003]典型的自对准双重成像的工艺流程为：第一步，在衬底表面的目标层薄膜上沉积一层牺牲层薄膜；第二步，通过光刻和刻蚀将掩膜层上的图形转移到牺牲层薄膜上，形成由牺牲层薄膜构成的轴心(mandrel)；第三步，使用原子层沉积技术(atomic layer deposition,ALD)在轴心的表面和侧面沉积一层厚度相对比较均匀的侧墙薄膜(spacer薄膜)；第四步，使用刻蚀工艺刻蚀侧墙薄膜，由于轴心侧壁的几何效应，沉积在图形两侧的侧墙薄膜会残留下来，形成侧墙；第五步，去除衬底表面的轴心，只保留图形两侧的侧墙薄膜；第五步，以侧墙薄膜为硬掩膜版将图形转移到衬底表面的目标层薄膜上，在目标层薄膜上形成小尺寸的线路或沟槽(Trench)，上述自对准双重成像的工艺流程较多且比较复杂，工艺周期长。

技术实现思路

[0004]基于此，有必要针对上述问题，提供一种半导体器件及其小尺寸特征图形制造方法。
[0005]一种半导体器件小尺寸特征图形的制造方法,所述方法包括：
[0006]获取衬底，所述衬底上形成有目标层薄膜；
[0007]在所述目标层薄膜上形成掩膜层图案和绝缘层薄膜，所述掩膜层图案和所述绝缘层薄膜之间具有拐角；
[0008]进行第一刻蚀，所述拐角位置的绝缘层薄膜被去除，从而形成第一沟槽；
[0009]进行第二刻蚀，蚀刻所述第一沟槽下方的目标层薄膜形成第二沟槽；
[0010]去除所述衬底表面的掩膜层图案和绝缘层薄膜；
[0011]其中，所述第二刻蚀蚀刻所述目标层薄膜的刻蚀速率大于蚀刻所述绝缘层薄膜的刻蚀速率。
[0012]在其中一个实施例中，所述第一沟槽的纵截面为倒梯形，所述第一沟槽远离目标层薄膜位置的开口大于接近目标层薄膜位置的开口。
[0013]在其中一个实施例中，所述掩膜层图案为光刻胶掩膜层图案，所述在目标层薄膜上形成掩膜层图案和绝缘层薄膜的步骤包括：
[0014]在所述目标层薄膜上形成所述光刻胶掩膜层图案；
[0015]形成覆盖所述光刻胶掩膜层图案和所述目标层薄膜的绝缘层薄膜。
[0016]在其中一个实施例中，所述掩膜层图案为光刻胶掩膜层图案，所述在目标层薄膜上形成掩膜层图案和绝缘层薄膜的步骤包括：
[0017]在所述目标层薄膜上形成绝缘层薄膜；
[0018]在所述绝缘层薄膜上形成所述光刻胶掩膜层图案。
[0019]在其中一个实施例中，所述掩膜层图案是硬掩膜层图案，所述在目标层薄膜上形成掩膜层图案和绝缘层薄膜的步骤包括：
[0020]在所述目标层薄膜上形成所述硬掩膜层图案；
[0021]形成覆盖所述硬掩膜层图案和所述目标层薄膜的绝缘层薄膜。
[0022]在其中一个实施例中，所述第二刻蚀为自对准刻蚀。
[0023]在其中一个实施例中，所述衬底上还形成有位于所述目标层薄膜下方的刻蚀停止层薄膜。
[0024]在其中一个实施例中，所述第一刻蚀为工艺气体包括三氟甲烷、一氧化碳、四氟化碳、氩气的干法刻蚀。
[0025]在其中一个实施例中，所述目标层薄膜至少包括多晶硅薄膜、外延层薄膜、氮化钛薄膜、钨金属薄膜中的一种；所述绝缘层薄膜至少包括二氧化硅薄膜和氮化硅薄膜中的一种。
[0026]本方案在衬底上的目标层薄膜上形成掩膜层图案和绝缘层薄膜，所述掩膜层图案和所述绝缘层薄膜之间具有拐角，通过第一刻蚀去除所述拐角位置的绝缘层薄膜从而形成第一沟槽，通过蚀刻所述目标层薄膜的刻蚀速率大于蚀刻所述绝缘层薄膜的刻蚀速率的第二刻蚀蚀刻第一沟槽下方的目标层薄膜后形成第二沟槽，去除所述衬底表面的掩膜层图案和绝缘层薄膜。与自对准双重成像工艺相比，本方案在光刻工艺特征尺寸有限制的条件下，也可以得到特征尺寸较小的第二沟槽，并且本方案在目标层薄膜上形成第二沟槽的工艺步骤简单，工艺周期短，降低了生产成本，减少了多次刻蚀工艺带来的特征尺寸偏差。
[0027]一种半导体器件，所述半导体器件具有通过上述任一项所述的制造方法制造的器件结构。
[0028]在其中一个实施例中，所述器件结构至少包括栅氧层结构、浅沟道隔离结构、金属互连层结构中的一种。
[0029]上述半导体器件，具有通过上述任一项所述的制造方法制造的器件结构。与自对准双重成像工艺形成的半导体器件相比，本方案在光刻工艺特征尺寸有限制的条件下，也可以得到特征尺寸较小的第二沟槽，并且本方案在目标层薄膜上形成第二沟槽的工艺步骤简单，工艺周期短，降低了生产成本，减少了多次刻蚀工艺引起的半导体器件的参数偏差。
附图说明
[0030]图1为一实施例中半导体器件小尺寸特征图形的制造方法的流程图；
[0031]图2为一实施例中具有目标层薄膜的衬底的剖视图；
[0032]图3为第一实施例中目标层薄膜上形成光刻胶掩膜层图案后器件的剖视图；
[0033]图4为图3对应的形成绝缘层薄膜后器件的剖视图；
[0034]图5为第二实施例中目标层薄膜上形成绝缘层薄膜后器件的剖视图；
[0035]图6为图5对应的在绝缘层薄膜上形成光刻胶掩膜层图案后器件的剖视图；
[0036]图7为第三实施例中在抗反射层上形成光刻胶图形后器件的剖视图；
[0037]图8为图7对应的形成氮化硅掩膜层图案后器件的剖视图；
[0038]图9为图8对应的形成绝缘层薄膜后器件的剖视图；
[0039]图10为图9对应的形成第一沟槽后器件的剖视图；
[0040]图11为图10对应的形成第二沟槽后器件的剖视图；
[0041]图12为图11对应的去除衬底表面的掩膜图案和绝缘层薄膜后器件的剖视图。
具体实施方式
[0042]为了便于理解本专利技术，下面将参照相关附图对本专利技术进行更全面的描述。附图中给出了本专利技术的首选实施例。但是，本专利技术可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本专利技术的公开内容更加透彻全面。
[0043]除非另有定义，本文所使用的所有的技术和科学术语与属于本专利技术的
的技术人员通常理解的含义相同。本文中在本专利技术的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本专利技术。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
[0044]应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件小尺寸特征图形的制造方法,其特征在于，所述方法包括：获取衬底，所述衬底上形成有目标层薄膜；在所述目标层薄膜上形成掩膜层图案和绝缘层薄膜，所述掩膜层图案和所述绝缘层薄膜之间具有拐角；进行第一刻蚀，所述拐角位置的绝缘层薄膜被去除，从而形成第一沟槽；进行第二刻蚀，蚀刻所述第一沟槽下方的目标层薄膜形成第二沟槽；去除所述衬底表面的掩膜层图案和绝缘层薄膜；其中，所述第二刻蚀蚀刻所述目标层薄膜的刻蚀速率大于蚀刻所述绝缘层薄膜的刻蚀速率。2.根据权利要求1所述的制造方法，其特征在于，所述第一沟槽的纵截面为倒梯形，所述第一沟槽远离目标层薄膜位置的开口大于接近目标层薄膜位置的开口。3.根据权利要求1所述的制造方法，其特征在于，所述掩膜层图案为光刻胶掩膜层图案，所述在目标层薄膜上形成掩膜层图案和绝缘层薄膜的步骤包括：在所述目标层薄膜上形成所述光刻胶掩膜层图案；形成覆盖所述光刻胶掩膜层图案和所述目标层薄膜的绝缘层薄膜。4.根据权利要求1所述的制造方法，其特征在于，所述掩膜层图案为光刻胶掩膜层图案，所述在目标层薄膜上形成掩膜层图案和绝缘层薄膜的步...

【专利技术属性】
技术研发人员：高箐遥，张文文，马春霞，黄仁瑞，
申请(专利权)人：无锡华润上华科技有限公司，
类型：发明
国别省市：