一种静电放电保护电路、IO电路及芯片制造技术

本申请公开了一种静电放电保护电路、IO电路及芯片。静电放电保护电路包括：第一晶体管，源极连接到第一电位，漏极连接第二晶体管的源极；第二晶体管，漏极连接到第二电位，第二电位高于第一电位；第二晶体管的栅极连接VSS；第二晶体管的漏极宽于第一晶体管的源极。采用本申请提供的静电放电保护电路，不仅在芯片上所占据的面积较小，而且可以较好的保护芯片。而且可以较好的保护芯片。而且可以较好的保护芯片。

【技术实现步骤摘要】
一种静电放电保护电路、IO电路及芯片


[0001]本申请涉及半导体集成电路
，具体涉及一种静电放电保护电路、IO电路及芯片。

技术介绍

[0002]常用的静电放电保护(ESD)方法有三种：避免ESD措施、片外(off
‑
chip)防护和片上(on
‑
chip)保护单元。
[0003]避免ESD措施具体方法主要有：1、包围隔离2、接地3、调整湿度。片外保护则是在芯片外添加额外的ESD保护器件来对芯片进行保护。但这种方法会占用很多系统级资源，因此最经济、最实用的方法就是采用片上保护单元。片上ESD防护则是指在芯片内部进行ESD保护设计，与片外ESD保护单元相比，片上ESD保护具有集成度高、减少系统成本、降低设计和布线的复杂度等优点。
[0004]在MCU芯片中片上ESD保护主要分布在电源与IO上。专利技术人发现，在以往的ESD保护设计方法上，为满足ESD能力要求，往往ESD保护电路所占面积会达到data％，所占面积较大。

技术实现思路

[0005]本申请实施例的目的是提供一种静电放电保护电路、IO电路及芯片，能够解决现有技术中静电放电保护电路所占面积较大的技术问题。
[0006]本申请的技术方案如下：
[0007]第一方面，提供了一种静电放电保护电路，包括：
[0008]第一晶体管，源极连接到第一电位，漏极连接第二晶体管的源极；
[0009]第二晶体管，漏极连接到第二电位，第二电位高于第一电位；第二晶体管的栅极连接VSS；
[0010]第二晶体管的漏极宽于第一晶体管的源极。
[0011]在一些可选实施例中，第一晶体管和第二晶体管均采用NMOS晶体管。
[0012]在一些可选实施例中，第二晶体管的漏极连接芯片的IO口，静电放电保护电路用于保护IO的静电放电。
[0013]在一些可选实施例中，该电路采用cascode结构。
[0014]在一些可选实施例中，芯片的电源口还连接一个NMOS晶体管，NMOS晶体管的栅极接地。
[0015]在一些可选实施例中，第一晶体管和第二晶体管的安全工作电压小于第二电位与第一电位的电压差。
[0016]在一些可选实施例中，在第二晶体管关断的情况下，第二电位与第二晶体管的栅极电压之差不大于第二晶体管的安全工作电压。
[0017]第二方面，提供了一种IO电路，该IO电路包括第一方面任一可选实施例提供的静
电放电保护电路。
[0018]第三方面，提供了一种芯片，该芯片包括第一方面任一可选实施例提供的静电放电保护电路。
[0019]在一些可选实施例中，芯片为微控制单元MCU芯片。
[0020]本申请的实施例提供的技术方案至少带来以下有益效果：
[0021]本申请实施例提供的静电放电保护电路，将两个晶体管串联，源极在外侧，漏极加宽。相较于直接使用GGNMOS的保护电路，本申请实施例提供的静电放电保护电路中增加了一个晶体管。当ESD发生时，靠近IO口的晶体管的漏极会存在大量电子堆积，跟正常GGNMOS保护中一样会发生雪崩击穿，漏极NWELL与PSUB之间产生放电通路，电荷由此泄放至地，同时导致该MOS寄生的三极管导通，产生一个低阻抗的电流通路。而远离IO口的NMOS则不会发生大量电子堆积，故不需要特别加宽加厚的漏极也可作为第二级泄放通路，两个晶体管之间的源级与漏级面积可以很小。
[0022]也就是说，本申请实施例提供的静电放电保护电路，能在同时满足驱动能力与静电放电保护能力的条件下减小面积。
[0023]应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本申请。
附图说明
[0024]此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理，并不构成对本申请的不当限定。
[0025]图1a是现有技术中的一种静电放电保护电路的示意图；
[0026]图1b是现有技术中的一种静电放电保护电路的结构示意图
[0027]图2a是普通NMOS的布局示意图；
[0028]图2b是普通GGNMOS的布局示意图；
[0029]图3是现有技术中又一种静电放电保护电路的示意图；
[0030]图4是本申请实施例提供的一种静电放电保护电路的示意图一；
[0031]图5是本申请实施例提供的一种静电放电保护电路的布局示意图；
[0032]图6是本申请实施例提供的一种静电放电保护电路的示意图二；
[0033]图7是本申请实施例提供的一种静电放电保护电路的结构示意图；
[0034]图8是本申请实施例提供的一种芯片的示意图。
[0035]附图标记说明
[0036]10、源极；20、漏极；30、栅极；40、第一晶体管；50、第二晶体管；60、芯片；601、静电放电保护电路。
具体实施方式
[0037]为了使本领域普通人员更好地理解本申请的技术方案，下面将结合附图，对本申请实施例中的技术方案进行清楚、完整地描述。应理解，此处所描述的具体实施例仅意在解释本申请，而不是限定本申请。对于本领域技术人员来说，本申请可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本申请的示例来
提供对本申请更好的理解。
[0038]需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例能够以除了在这里图示或描述的那些以外的顺序实施。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的例子。
[0039]ESD(Electro
‑
Static discharge，静电释放)事件可能出现在芯片制造、测试、划片、封装、装配、运输、板级和系统级装配以及成品使用过程等各个环节中。ESD失效已成为当前影响MCU设计可靠性的首要问题。常用的ESD保护方法有三种：避免ESD措施、片外(off
‑
chip)防护和片上(on
‑
chip)保护单元。
[0040]避免ESD措施具体方法主要有：1、包围隔离2、接地3、调整湿度。
[0041]片外保护则是在芯片外添加额外的ESD保护器件来对芯片进行保护。但这种方法会占用很多系统级资源，因此最经济、最实用的方法就是采用片上保护单元。
[0042]片上ESD防护则是指在芯片内部进行ESD保护设计，与片外ESD保护单元相比，片上ESD保护具有集成度高、减少系统成本、降低设计和布线的复杂度等优点。在MCU芯片中片上ESD保护主要分布在电源与IO上。
[0043]专利技术人发现，在以往的E本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种静电放电保护电路，其特征在于，包括：第一晶体管，源极连接到第一电位，漏极连接第二晶体管的源极；所述第二晶体管，漏极连接到第二电位，所述第二电位高于所述第一电位；所述第二晶体管的栅极连接VSS；所述第二晶体管的漏极宽于所述第一晶体管的源极。2.根据权利要求1所述的静电放电保护电路，其特征在于，所述第一晶体管和第二晶体管均采用NMOS晶体管。3.根据权利要求1所述的静电放电保护电路，其特征在于，所述第二晶体管的漏极连接芯片的IO口，所述静电放电保护电路用于保护所述IO的静电放电。4.根据权利要求3所述的静电放电保护电路，其特征在于，所述静电放电保护电路采用cascode结构。5.根据权利要求3所述的静电放电保护电路，其特征在于，所述芯片的电源口还连接一个...

【专利技术属性】
技术研发人员：张金弟，安旭阳，蔡占成，
申请(专利权)人：上海芯圣电子股份有限公司，
类型：发明
国别省市：