时钟控制电路、时钟电路和电子设备制造技术

提供一种时钟控制电路、时钟电路和电子设备。该时钟控制电路包括：倍频电路，用于接收其时钟周期为设定时钟周期的第一时钟信号，并输出其时钟周期为设定时钟周期的0.5倍的第二时钟信号；正交分频器，用于接收所述第二时钟信号，并输出第一路正交时钟信号至第四路正交时钟信号，其中，所述第一路正交时钟信号至第四路正交时钟信号的时钟周期为设定时钟周期；相位处理电路，用于接收所述第一路正交时钟信号至第四路正交时钟信号，并输出其时钟周期为设定时钟周期的1.25倍的第三时钟信号。和现有技术相比，该时钟控制电路通过对信号的分频、锁存、门控等逻辑操作产生时钟周期为输入信号的1.25倍的时钟信号，从而避免使用DLL和PLL产生的技术问题。的技术问题。的技术问题。

【技术实现步骤摘要】
时钟控制电路、时钟电路和电子设备


[0001]本公开涉及集成电路
，具体而言，涉及一种时钟控制电路、时钟电路和电子设备。

技术介绍

[0002]目前大部分的高性能/低功耗的处理器都需要集成自适应时钟电路，以便根据电源电压(VDD)变化的情况，灵活，快速的改变时钟频率。例如，自适应时钟电路在检测到电源电压降低到某阈值以后，会自动把处理器的时钟进行分频，以保证处理器内部的时序正常。
[0003]但是当电源电压返回到正常电压时，处理器的时钟频率不能直接从分频状态之间切换到全频状态，否则会引起负载功耗突然增加，从而导致供电电压再度被拉低。
[0004]为此，现有技术提出在处理器从分频状态切换到全频状态时，插入中间频率状态。这种技术思路目前主要存在两种实施方案。
[0005]第一种方案：基于闭环的DLL(Delay locked loop，延时锁定回路)结构，生成精确的多相位时钟，在进行相位选择，生成拉伸时钟信号。但该方案需要搭建闭环的DLL电路，结构复杂，功耗高，面积大。
[0006]第二种方案：直接改变PLL(Phase Lock Loop，锁相环)的控制信号(比如分频比)，从而改变PLL的输出时钟频率。但该方案由于PLL需要较长时间来稳定时钟频率，因此无法满足快速响应VDD下降的需求。

技术实现思路

[0007]有鉴于此，本公开的目的是提供一种时钟控制电路、时钟电路和电子设备，以解决现有技术存在的问题。
[0008]第一方面，本公开实施例提供一种时钟控制电路，包括：
[0009]倍频电路，用于接收其时钟周期为设定时钟周期的第一时钟信号，并输出其时钟周期为设定时钟周期的0.5倍的第二时钟信号；
[0010]正交分频器，用于接收所述第二时钟信号，并输出第一路正交时钟信号至第四路正交时钟信号，其中，所述第一路正交时钟信号至第四路正交时钟信号的时钟周期为设定时钟周期；
[0011]相位处理电路，用于接收所述第一路正交时钟信号至第四路正交时钟信号，并输出其时钟周期为设定时钟周期的1.25倍的第三时钟信号。
[0012]可选地，所述倍频电路包括：
[0013]延迟单元，用于将所述第一时钟信号延迟设定时长，以得到延迟后的第四时钟信号；
[0014]校准单元，用于向所述延迟单元提供所述设定时长，所述设定时长为设定时钟周期的0.25倍；
[0015]异或门，用于将所述第一时钟信号和所述第四时钟信号进行异或操作，并输出所
述第二时钟信号。
[0016]可选地，所述正交分频器包括：
[0017]第二缓存器，用于缓存所述第二时钟信号；
[0018]第一反相器，用于将所述第二时钟信号反相，并输出第五时钟信号；
[0019]第一锁存器，包括输入端和输出端；
[0020]第二锁存器，包括输入端和输出端；
[0021]第一三态反相器，包括第一使能端、第二使能端、第一输入端、第二输入端，第一输出端和第二输出端，其第一使能端和第二使能端分别接收所述第二时钟信号和所述第五时钟信号，
[0022]第二三态反相器，包括第一使能端、第二使能端、第一输入端、第二输入端，第一输出端和第二输出端，其第一使能端和第二使能端分别接收所述第五时钟信号和所述第二时钟信号，
[0023]其中，所述第一三态反相器的第一输入端与所述第一锁存器的输出端耦接，两者之间的中间节点耦接到所述第二三态反相器的第一输出端，
[0024]所述第一三态反相器的第一输出端与所述第二锁存器的输出端耦接，两者之间的中间节点耦接到所述第二三态反相器的第二输入端，
[0025]所述第二三态反相器的第一输入端与所述第二锁存器的输入端耦接，两者之间的中间节点耦接到所述第一三态反相器的第二输出端，
[0026]所述第二三态反相器的第二输出端与所述第一锁存器的输入端耦接，两者之间的中间节点耦接到所述第一三态反相器的第二输入端。
[0027]可选地，所述第一锁存器和所述第二锁存器的电路结构相同，均由首尾相连的两路反相器构成。
[0028]可选地，所述相位处理电路包括：
[0029]时钟五分频电路，用于接收所述第一路正交时钟信号，并输出其时钟周期为所述设定时钟周期的五倍的第一至第四选择信号；
[0030]第一至第四触发电路，用于分别接收所述第一至第四选择信号，以及分别接收所述第一路正交时钟信号至第四路正交时钟信号，并分别输出第一至第四同步信号，其中，所述第一至第四同步信号的时钟周期为所述设定时钟周期的五倍，所述第一至第四同步信号分别覆盖所述第一路正交时钟信号至第四路正交时钟信号的上升沿；
[0031]第一至第四门控电路，用于分别接收所述第一至第四同步信号以及分别接收所述第一路正交时钟信号至第四路正交时钟信号，并分别输出第一至第四门控输出信号，其中，所述第一至第四门控输出信号的时钟周期为所述设定时钟周期的五倍，所述第一至第四门控输出信号中，相邻信号的相位差为所述设定时钟周期的1.25倍；
[0032]异或电路，用于接收所述第一至第四门控输出信号，经过异或操作，输出所述第三时钟信号。
[0033]可选地，所述第一至第四同步信号分别覆盖所述第一路正交时钟信号至第四路正交时钟信号的上升沿包括：
[0034]所述第一至第四同步信号的上升沿与所述第一路正交时钟信号至第四路正交时钟信号的上升沿对齐。
[0035]可选地，所述第一至第四触发电路由D触发器构成。
[0036]第二方面，本公开实施例提供一种时钟电路，包括：
[0037]时钟产生电路，用于产生其时钟周期为设定时钟周期的第一时钟信号；
[0038]时钟控制电路，用于接收其时钟周期为设定时钟周期的第一时钟信号，并输出其时钟周期为设定时钟周期的1.25倍的第三时钟信号。
[0039]可选地，所述时钟控制电路为上述任一项所述的时钟控制电路。
[0040]第三方面，本公开实施例提供一种电子设备，包括：
[0041]处理器；
[0042]存储设备；
[0043]上述的时钟电路；
[0044]片上总线，用于耦接所述处理单元、所述存储设备和所述时钟电路。
[0045]可选地，所述电子设备为片上系统。
[0046]第四方面，本公开实施例提供一种用于时钟信号的升频控制方法，包括：
[0047]产生第一时钟信号，所述第一时钟信号具有设定时钟周期；
[0048]判断所述设定时钟周期对应的目标频率和系统的当前频率之间的差距是否超过设定阈值，如果所述目标频率和系统的当前频率之间的差距超过设定阈值，则先将所述第一时钟信号的时钟周期拉伸到1.25倍，并将拉伸后的所述第一时钟信号作为系统的时钟信号，当达到预设稳定条件后，再将未拉伸的所述第一时钟信号作为系统的时钟信号。
[0049]可选地，所述预设稳定条件为将拉伸后的所述第一时钟信号作为系统的时钟信号本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种时钟控制电路，包括：倍频电路，用于接收其时钟周期为设定时钟周期的第一时钟信号，并输出其时钟周期为设定时钟周期的0.5倍的第二时钟信号；正交分频器，用于接收所述第二时钟信号，并输出第一路正交时钟信号至第四路正交时钟信号，其中，所述第一路正交时钟信号至第四路正交时钟信号的时钟周期为所述设定时钟周期；相位处理电路，用于接收所述第一路正交时钟信号至第四路正交时钟信号，并输出其时钟周期为设定时钟周期的1.25倍的第三时钟信号。2.根据权利要求1所述的时钟控制电路，其中，所述倍频电路包括：延迟单元，用于将所述第一时钟信号延迟设定时长，以得到延迟后的第四时钟信号；校准单元，用于向所述延迟单元提供所述设定时长，所述设定时长为设定时钟周期的0.25倍；异或门，用于将所述第一时钟信号和所述第四时钟信号进行异或操作，并输出所述第二时钟信号。3.根据权利要求1所述的时钟控制电路，其中，所述正交分频器包括：第二缓存器，用于缓存所述第二时钟信号；第一反相器，用于将所述第二时钟信号反相，并输出第五时钟信号；第一锁存器，包括输入端和输出端；第二锁存器，包括输入端和输出端；第一三态反相器，包括第一使能端、第二使能端、第一输入端、第二输入端，第一输出端和第二输出端，所述第一三态反相器的第一使能端和第二使能端分别接收所述第二时钟信号和所述第五时钟信号，第二三态反相器，包括第一使能端、第二使能端、第一输入端、第二输入端，第一输出端和第二输出端，所述第二三态反相器的第一使能端和第二使能端分别接收所述第五时钟信号和所述第二时钟信号，其中，所述第一三态反相器的第一输入端与所述第一锁存器的输出端耦接，两者之间的中间节点耦接到所述第二三态反相器的第一输出端，所述第一三态反相器的第一输出端与所述第二锁存器的输出端耦接，两者之间的中间节点耦接到所述第二三态反相器的第二输入端，所述第二三态反相器的第一输入端与所述第二锁存器的输入端耦接，两者之间的中间节点耦接到所述第一三态反相器的第二输出端，所述第二三态反相器的第二输出端与所述第一锁存器的输入端耦接，两者之间的中间节点耦接到所述第一三态反相器的第二输入端。4.根据权利要求3所述的时钟控制电路，其中，所述第一锁存器和所述第二锁存器的电路结构相同，均由首尾相连的两路反相器构成。5.根据权利要求1所述的时钟控制电路，其中，所述相位处理电路包括：时钟五分频电路，用于接收所述第一路正交时钟信号，并输出其时钟周期为所述设定时钟周期的五倍的第一至第四选择信号；第一至第四触发电路，用于分别接收所述第一至第四选择信号，以及分别接收所述第
一路正交时钟信号至第四路正交时钟信号，并分别输出第一至第四同步...

【专利技术属性】
技术研发人员：石欢，杨运福，刘昂立，寇博华，江鹏，王彤，李一帆，蒲宇，周明忠，
申请(专利权)人：平头哥上海半导体技术有限公司，
类型：发明
国别省市：